解決方案是對組成RF采樣ADC的矽芯片進行更優化設計。得益於矽芯片工藝的進步（感謝摩爾定律），定製型數字處理模塊中的RF采樣ADC在功耗和尺寸方麵的效率相比現有FPGA要更高。使用這些數字信號處理模塊還能獲得更低的數據速率
，從而可以使用成本更低的FPGA。這對於運營商來說是雙贏的局麵
，因為他們可以使用這些GSPS ADC以高頻率進行采樣
、使用內部數字下變頻器(DDC)以所需速度處理數據，並以能實現的（低）數據速率將其發送至更為廉價的FPGA（或者現有的ASIC產品）進行進一步的基帶處理。

 

使用帶有DDC的RF采樣ADC的另一個優勢是，這樣可以通過更靈活、更緊湊
、性xing價jia比bi更geng高gao的de方fang式shi實shi現xian雙shuang頻pin段duan無wu線xian電dian係xi統tong。雙shuang頻pin段duan無wu線xian電dian係xi統tong的de應ying用yong已yi有you多duo年nian曆li史shi。基ji站zhan係xi統tong設she計ji人ren員yuan以yi前qian通tong過guo使shi用yong兩liang個ge獨du立li的de無wu線xian電dian路lu徑jing（每頻段一個）來實現雙頻段無線電係統。本文討論一種利用多頻段無線電接收機——使用RF采樣ADC，比 如AD9680——對兩個獨立而使用廣泛的頻段進行數字化和處理。本文第一部分解釋了功能框圖級別的實現，並討論了雙頻段無線電係統中使用GSPS ADC的優勢。本文第二部分將討論TDD LTE頻段34和39（亦分別稱為頻段A和頻段F）的實現和數據分析，並通過數據分析來揭示顯示器性能。

 

傳統雙頻段無線電接收機

 

為了迎合客戶對於雙頻段無線電的需求，同時滿足總係統級性能要求，基站設計人員拿出了他們的看家本領：複(fu)製(zhi)兩(liang)次(ci)無(wu)線(xian)電(dian)設(she)計(ji)，然(ran)後(hou)每(mei)頻(pin)段(duan)調(tiao)諧(xie)一(yi)個(ge)設(she)計(ji)。這(zhe)意(yi)味(wei)著(zhe)針(zhen)對(dui)客(ke)戶(hu)的(de)選(xuan)擇(ze)，設(she)計(ji)人(ren)員(yuan)必(bi)須(xu)將(jiang)兩(liang)個(ge)獨(du)立(li)的(de)無(wu)線(xian)電(dian)硬(ying)件(jian)設(she)計(ji)調(tiao)諧(xie)至(zhi)兩(liang)個(ge)頻(pin)段(duan)。

 

例如，如果需要構建能支持TDD LTE頻段34（頻段A：2010 MHz至2025 MHz）以及頻段39（頻段F：1880 MHz至1920 MHz）1的無線電接收機
，則設計人員就會打包兩個無線電接收機設計。TDD LTE頻段的頻率規劃如圖1所示。

 

圖1. TDD LTE頻段34和39的頻率規劃。

 

設計雙頻段無線電接收機以支持這些頻段的傳統方法是部署兩個獨立的接收機鏈路
，每頻段一個。下文圖2顯示了雙頻段無線電接收機的框圖。²

 

圖2. 雙頻段無線電接收機設計的傳統方法。

 

圖2xianshileshuangpinduanwuxiandiandechuantongshixian。gaifangandeshixianchengbenjiaogao，yinweitashijishangshiyigexitongzhongdelianggewuxiandianjieshouji。meiyigechuliyuanjiandoushizhongfude，yibianzhichiduiyingpinduan。FPGA資源也是如此。每一個處理元件都是重複的，以便支持對應頻段，這導致FPGA資源重複，增加係統成本和複雜性，導致功耗上升。就FPGA接口來說
，FPGA資源也將是兩倍，以支持兩個ADC數據流。圖3顯示了FPGA I/O資源要求或雙頻段無線電接收機係統設計的框圖。該圖同時顯示了LVDS和JESD204B ADC接口。LVDS數據速率較低
，但FPGA需要更高的I/O數。JESD204B接口需要較少的FPGA I/O資源，但通道速率可能更高，因此FPGA也許更為昂貴。

 

圖3. 傳統雙頻段無線電接收機的FPGA接口要求。

 

使用RF采樣(GSPS) ADC的雙頻段無線電接收機

 

RF采樣或GSPS ADC能夠提供係統設計靈活性。利用深亞微米工藝技術，GSPS ADC可以集成數字處理模塊，且相比FPGA以低得多的功耗進行特定速度下的數據操作。RF采樣ADC的核心是一個高帶寬模擬采樣內核，以GHz速度進行采樣。模擬內核之後是各種各樣的數字信號處理元件。這些數字下變頻器可以用來提取相應頻段。針對雙頻段接收機設置的RF采樣ADC內部框圖如圖4所示。DDC除了處理信號，還可降低JESD204B通道數據的通道速率。

 

圖4. 顯示內部DDC的RF采樣ADC框圖。

 

加入數字信號處理模塊後，GSPS ADC便可以獨立方便地提供兩個處理頻段。這對於運營商來說是雙贏的局麵，因為他們可以使用這些RF采樣ADC以高頻率進行采樣

、使用內部數字下變頻器(DDC)以所需速度處理數據

，並以能實現的（低）數據速率將其發送至更為廉價的FPGA（或者現有的ASIC產品）進行進一步的基帶處理。這些ADC提供高帶寬前端
，讓係統設計人員能夠捕捉寬頻率範圍（比如兩個無線電頻段）並對其數字化，以便進行信號處理。下文圖5顯示了一個雙頻段接收機係統，使用RF采樣ADC和內部DDC來提取頻段。顯然，與圖2中的方案進行對照後發現，使用RF采樣ADC的雙頻段接收機在實現上要簡單得多。在本方案中，RF向下混頻至高中頻，其寬度為幾百MHz

，而不是傳統雙頻段應用的幾十MHz寬度。BPF和VGA級為可選，取決於所需的係統性能等級。

 

圖5. 使用RF采樣ADC和內部DDC來提取頻段的雙頻段無線電接收機。

 

在雙頻段無線電係統中使用RF采樣ADC的部分優勢如下所述：

 

更簡單的前端設計

 

使用RF采樣ADC的雙頻段無線電係統設計大幅簡化了前端網絡。對於剛接觸的用戶來說，隻需進行一次前端設計


，而不是兩次（每頻段一次）。這樣可以大幅降低係統板的物料清單。接下來是AAF（抗混疊濾波器）要求，它是用於兩個中頻轉換器的帶通濾波器(BPF)——相比用於GSPS ADC的低通濾波器(LPF)而言。這是因為GSPS ADC對輸入信號進行過采樣。^{3, 4}數據過采樣後，數字下變頻器就能進行抽取和濾波。如果頻率規劃使二次和三次諧波落在頻段外，那麼就可放寬AAF要求。

 

更低的係統功耗，更小的尺寸

 

RF采樣隻需一個前端（如圖5所示），而不是兩個LNA、兩個混頻器和兩個IF ADC（如圖2所示）。從係統級功耗角度來看，這樣可以大幅降低功耗。較低的係統功耗以及更簡單的前端設計縮小了係統的尺寸。

更高的FPGA利用率

 

使用RF采樣ADC來實現雙頻段無線電係統時，通過DDC來提取各頻段。由於DDC抽取數據
，因而降低了輸出采樣速率。這使JESD204B接口的配置非常靈活。例如
，某個雙通道ADC以1GSPS速率采樣，並且工作在全帶寬模式，則四個通道的線路速率計算值為每通道10Gbps。ADI公司的JESD204B轉換器線路速率可以計算如下：

 

 

其中

 

M = 轉換器數（本例中為2）

 

N'''' = 每個樣本的轉換器位數（本例中為16）

 

10/8 = 8B10B 開銷

 

F_OUT = 輸出采樣速率; 本例中, Decimation_Ratio = 1 針對全帶寬)

 

L = 通道數（本例中為4）

 

舉例而言

，如果同樣的雙通道ADC使用總共4個DDC的8抽取配置，則ADC可支持很多配置，具體取決於通道數。輸出采樣速率變為125 MSPS (1 GSPS ÷ 8)。各種配置如表1所示：

 

表1

 

這些靈活的配置為係統設計人員提供了以下選擇自由：使用具有較高通道速率但更佳I/O通道密度使用率的昂貴FPGA，或者使用存在線路速率限製的現有FPGA/ASIC。

 

結論

 

GSPS ADC深亞微米矽工藝的出現迎來了無線電架構討論與設計的新紀元。GSPS ADC具有高帶寬采樣內核以及數字下變頻器選項，提供重新思考和重新定義無線電架構的靈活思路，從而滿足消費者不斷增長的需要。這些GSPS ADC具有更低的功耗和更小的尺寸
，可降低這些無線電產品的擁有成本。集成JESD204B接口的當代ADC具有靈活的輸出選項，它們並不妨礙係統設計人員使用昂貴的高線路速率FPGA或數字邏輯。

 

本文第二部分將討論TDD LTE頻段34和39相關的使用場景
，並分析它在采用AD9680的多頻段無線電接收機中的應用。⁵

 

 

參考電路

 

¹ E-UTRA頻段.

 

² Walt Kester. 數據轉換手冊 。ADI公司
，2005年。

 

³ Umesh Jayamohan. "祖父時代的ADC已成往事：RF采樣ADC給係統設計帶來諸多好處。"ADI公司，2015年。

 

⁴ 過采樣。.

 

⁵ AD9680. ADI 公司。

 

 

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