舉個例子

 

考慮設計一個10 mΩ參考層，如圖1所示。如紅色曲線所示，係統電路板上使用許多不同值的電容，0.001 μF、0.01 μF、0.1 μF等等。這當然可以降低500 MHz頻率範圍內的阻抗，但是，請看綠色曲線
，同樣的設計僅使用0.1 μF和10 μF電容。這證明，如果使用正確的電容，則不需要如此多的電容。這也有助於節省空間和物料（BOM）成本。

 

圖1. 電容示例

 

注意
，並非所有電容“生而平等”


，即使同一供應商，工藝
、尺寸和樣式也有差別。如果未使用正確的電容，不論是多個電容還是幾個不同類型，都會給PDS帶來反作用。結果可能是形成電感環路。電容放置不當或者使用不同工藝和型號的電容（因而對係統內的頻率做出不同響應），彼此之間可能會發生諧振，見圖2。

 

 

圖2. 諧振電容

 

所以，了解係統所用電容類型的頻率響應很重要。隨便選用電容，會讓設計低阻抗PDS係統的努力付之東流。

 

如何設計出合格的PDS

 

要設計出合格的PDS，需要使用各種電容（見圖1）。PCB上使用的典型電容值隻能將直流或接近直流頻率至約500 MHz範圍的阻抗降低。高於500 MHz頻率時
，電容取決於PCB形成的內部電容。注意，電源層和接地層緊密疊置會有幫助。

 

應當設計一個支持較大層電容的PCB層疊結構。例如，六層堆疊可能包含頂部信號層、第一接地層
、第一電源層、第二電源層
、第二接地層和底部信號層。規定第一接地層和第一電源層在層疊結構中彼此靠近，這兩層間距為2到4密爾，形成一個固有高頻層電容。此電容的最大優點是它是免費的，隻需在PCB製造筆記中注明。如果必須分割電源層
，同一層上有多個VDD電源軌，則應使用盡可能大的電源層。不要留下空洞，同時應注意敏感電路。這將使該VDD層的電容最大。

 

如果設計允許存在額外的層（上例中，從六層變為八層）
，則應將兩個額外的接地層放在第一和第二電源層之間。在核心間距同樣為2到3密爾的情況下，此時層疊結構的固有電容將加倍
，示例見圖3。

 

圖3. 高頻層電容示例

 

與添加更多分立高頻電容以在高頻時保持低阻抗相比，此結構更易於設計。

 

PDS的(de)任(ren)務(wu)是(shi)將(jiang)響(xiang)應(ying)電(dian)源(yuan)電(dian)流(liu)需(xu)求(qiu)而(er)產(chan)生(sheng)的(de)電(dian)壓(ya)紋(wen)波(bo)降(jiang)至(zhi)最(zui)低(di)
，這(zhe)點(dian)很(hen)重(zhong)要(yao)但(dan)常(chang)被(bei)忽(hu)略(lve)。所(suo)有(you)電(dian)路(lu)都(dou)需(xu)要(yao)電(dian)流(liu)，有(you)些(xie)電(dian)路(lu)需(xu)求(qiu)量(liang)較(jiao)大(da)，有(you)些(xie)電(dian)路(lu)則(ze)需(xu)要(yao)以(yi)較(jiao)快(kuai)的(de)速(su)率(lv)提(ti)供(gong)電(dian)流(liu)。采(cai)用(yong)充(chong)分(fen)去(qu)耦(ou)的(de)低(di)阻(zu)抗(kang)電(dian)源(yuan)層(ceng)或(huo)接(jie)地(di)層(ceng)以(yi)及(ji)良(liang)好(hao)的(de)PCB層疊，有助於將因電路的電流需求而產生的電壓紋波降至最低。例如，根據所用的去耦策略，如果係統設計的開關電流為1 A
，PDS的阻抗為10 mΩ，則最大電壓紋波為10 mV。計算很簡單：V = IR。

 

憑借完美的PCB堆疊
，可覆蓋高頻範圍，同時在電源層起始入口點和高功率或浪湧電流器件周圍使用傳統去耦，可覆蓋低頻範圍(<500 MHz)。這可確保PDS阻抗在整個頻率範圍內均最低。沒有必要各處都配置電容
；電容正對著每個IC放置會破壞許多製造規則。如果需要這種嚴厲的措施，則說明電路存在其它問題。

 

 

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