信號完整性包含：

 

1、波形完整性（Waveform integrity）

2、時序完整性（Timing integrity）

3、電源完整性（Power integrity）

 

信號完整性分析的目的就是用最小的成本
，最快的時間使產品達到波形完 整性、時序完整性、電源完整性的要求。

 

我們知道：電源不穩定、電源的幹擾、信號間的串擾、信號傳輸過程中的反射，這些都會讓信號產生畸變
，看下麵這張圖，你就會知道理想的信號，經過：反射
、串擾、抖動，最後變成什麼鬼。

 

 

典型的信號完整性問題：反射

、串擾、電源/ 地噪聲、時序等。

 

反射 

 

由於傳輸係統阻抗不匹配，會使傳輸的信號不 能被完全吸收
，造成部分能量返回。反射造成信號出現過衝（Overshoot）、振鈴（Ringing）、邊沿遲 緩（階梯電壓波）。過衝是振鈴的欠阻尼狀態
，邊沿遲緩是振鈴的過阻尼狀態。下圖為信號反射的三種表現形式。

 

 

過衝一方麵會造成強烈的電磁幹擾，另一方麵 會損傷後麵電路的輸入級，甚至失效。而振鈴會帶 來信號長時間不能穩定，邊沿遲緩帶來信號上升時 間過長，二者都可能帶來信號的時序問題
，如時鍾數據同步
、建立與保持時間不滿足等。

 

PCB設計總有幾個阻抗沒法連續的地方，怎麼辦
？

 

PCB的阻抗控製

 

高速電路設計/信號完整性的一些基本概念

 

為什麼一般傳輸線特性阻抗都希望控製為50歐姆？

 

為什麼PCB走線中避免出現銳角和直角？

 

PCB中的平麵跨分割

 

串擾 Crosstalk 

 

由於導線之間間距過小，當有快速變化的電流 流過導線時會產生交變的磁場，而使鄰近的導線上 感應出信號電壓，稱為串擾（Crosstalk）。 下圖為信號串擾試驗模型，以及受影響信號線上的串擾信號。

 

 

串擾一方麵是EMC主要根源之一
，另一方麵， 串擾幹擾正常的信號流，有可能造成數據錯誤，是造成誤碼的主要原因之一。問題發生沒有一定規律， 時隱時現，診斷與定位往往花費大量時間與精力。

 

串擾和反射能讓信號多不完整？

 

互感--連接器如何引起串擾

 

某單板經常發現工作一段時間後，網口工作異 常，數據傳輸經常有誤碼。詢問供應商，該現象一 般和某芯片的信號受到幹擾有關。 檢查 PCB 發現，在相鄰層該信號和一條 100M 信號相重疊，中間沒有地平麵分隔，由此引入幹擾。

 

 

反射－－初始波

 

當驅動器發射一個信號進入傳輸線時，信號的幅值取決於電壓、緩衝器的內阻和傳輸線的阻抗。驅動器端看到的初始電壓決定於內阻和線阻抗的分壓。

 

 

反射係數

 

其中-1≤ρ≤1

 

當ρ=0時無反射發生

 

當ρ=1(Z 2 =∞，開路)時發生全正反射

 

當ρ=-1(Z 2 =0
，短路)時發生全負反射

 

 

初始電壓，是源電壓Vs（2V）經過Zs（25歐姆）和傳輸線阻抗（50歐姆）分壓。

 

Vinitial=1.33V

 

後續的反射率按照反射係數公式進行計算

 

 

源端的反射率


，是根據源端阻抗（25歐姆）和傳輸線阻抗（50歐姆）根據反射係數公式計算為-0.33
；

 

終端的反射率

，是根據終端阻抗（無窮大）和傳輸線阻抗（50歐姆）根據反射係數公式計算為1；

 

我(wo)們(men)按(an)照(zhao)每(mei)次(ci)反(fan)射(she)的(de)幅(fu)度(du)和(he)延(yan)時(shi)，在(zai)最(zui)初(chu)的(de)脈(mai)衝(chong)波(bo)形(xing)上(shang)進(jin)行(xing)疊(die)加(jia)就(jiu)得(de)到(dao)了(le)這(zhe)個(ge)波(bo)形(xing)

，這(zhe)也(ye)就(jiu)是(shi)為(wei)什(shen)麼(me)，阻(zu)抗(kang)不(bu)匹(pi)配(pei)造(zao)成(cheng)信(xin)號(hao)完(wan)整(zheng)性(xing)不(bu)好(hao)的(de)原(yuan)因(yin)。

 

 

由於連接的存在

、器件管腳
、走線寬度變化、走線拐彎、過孔會使得阻抗不得不變化。所以反射也就不可避免。

 

 

串擾

 

電壓後者電流有變化
，自然就會往外輻射電磁波

 

 

串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產生的不期望的電壓噪聲。

 

串擾是由電磁耦合引起的，耦合分為容性耦合和感性耦合兩種。

 

容性耦合是由於幹擾源（Aggressor）上的電壓變化在被幹擾對象（Victim）上引起感應電流從而導致的電磁幹擾
；

 

而er感gan性xing耦ou合he則ze是shi由you於yu幹gan擾rao源yuan上shang的de電dian流liu變bian化hua產chan生sheng的de磁ci場chang在zai被bei幹gan擾rao對dui象xiang上shang引yin起qi感gan應ying電dian壓ya從cong而er導dao致zhi的de電dian磁ci幹gan擾rao。因yin此ci，信xin號hao通tong過guo一yi導dao體ti時shi會hui在zai相xiang鄰lin的de導dao體ti上shang引yin起qi兩liang類lei不bu同tong的de噪zao聲sheng信xin號hao：容性耦合信號和感性耦合信號。

 

感性耦合：

 

 

容性耦合：

 

 

電源完整性

 

電源完整性（Power integrity）簡稱PI，是確認電源來源及目的端的電壓及電流是否符合需求。

 

電源完整性在現今的電子產品中相當重要。有幾個有關電源完整性的層麵：芯片層麵、芯片封裝層麵、電路板層麵及係統層麵。在電路板層麵的電源完整性要達到以下三個需求：

 

1、使芯片引腳的電壓噪聲+電壓紋波比規格要求要小一些（例如芯片電源管腳的輸入電壓要求1V之間的誤差小於+/-50 mV）

 

2、控製接地反彈（地彈）（同步切換噪聲SSN
、同步切換輸出SSO）

 

3、降低電磁幹擾（EMI）並且維持電磁兼容性（EMC）：電源分布網絡（PDN）是電路板上最大型的導體，因此也是最容易發射及接收噪聲的天線。

 

名詞解釋：

 

a
、“地彈”，是指芯片內部“地”電平相對於電路板“地”電平的變化現象。以電路板“地”為參考，就像是芯片內部的“地”電平不斷的跳動

，因此形象的稱之為地彈（ground bounce）。

 

當(dang)器(qi)件(jian)輸(shu)出(chu)端(duan)由(you)一(yi)個(ge)狀(zhuang)態(tai)跳(tiao)變(bian)到(dao)另(ling)一(yi)個(ge)狀(zhuang)態(tai)時(shi)，地(di)彈(dan)現(xian)象(xiang)會(hui)導(dao)致(zhi)器(qi)件(jian)邏(luo)輯(ji)輸(shu)入(ru)端(duan)產(chan)生(sheng)毛(mao)刺(ci)。對(dui)於(yu)任(ren)何(he)形(xing)式(shi)封(feng)裝(zhuang)的(de)芯(xin)片(pian)，其(qi)引(yin)腳(jiao)必(bi)會(hui)存(cun)在(zai)電(dian)感(gan)電(dian)容(rong)等(deng)寄(ji)生(sheng)參(can)數(shu)，而(er)地(di)彈(dan)主(zhu)要(yao)是(shi)由(you)於(yu)GND引腳上的阻抗引起的。 jichengdianludeguimoyuelaiyueda
，kaiguansudubuduantigao，didanzaoshengruguokongzhibuhaojiuhuiyingxiangdianludegongneng
，yinciyoubiyaoshenrulijiedidandegainianbingyanjiutadeguilv。

 

 

我們可以用下圖來直觀的解釋一下。圖中開關Q的不同位置代表了輸出的“0”“1”兩種狀態。假定由於電路狀態裝換
，開關Q接通RL低di電dian平ping，負fu載zai電dian容rong對dui地di放fang電dian，隨sui著zhe負fu載zai電dian容rong電dian壓ya下xia降jiang，它ta積ji累lei的de電dian荷he流liu向xiang地di，在zai接jie地di回hui路lu上shang形xing成cheng一yi個ge大da的de電dian流liu浪lang湧yong。隨sui著zhe放fang電dian電dian流liu建jian立li然ran後hou衰shuai減jian，這zhe一yi電dian流liu變bian化hua作zuo用yong於yu接jie地di引yin腳jiao的de電dian感ganLG，這樣在芯片外的電路板“地”與芯片內的地之間，會形成一定的電壓差，如圖中VG。這種由於輸出轉換引起的芯片內部參考地電位漂移就是地彈。

 

 

芯片A的輸出變化，產生地彈。這對芯片Adeshuruluojishiyouyingxiangde。jieshouluojibashurudianyahexinpianneibudedidianyachafenbijiaoquedingshuru，yincicongjieshouluojilaikanjiuxiangshuruxinhaobenshendiejialeyigeyudidanzaoshengxiangtongdezaosheng。

 

b、PDN

 

電(dian)路(lu)板(ban)設(she)計(ji)中(zhong)

，都(dou)有(you)電(dian)源(yuan)分(fen)配(pei)網(wang)絡(luo)係(xi)統(tong)。電(dian)源(yuan)分(fen)配(pei)網(wang)絡(luo)係(xi)統(tong)的(de)作(zuo)用(yong)就(jiu)是(shi)給(gei)係(xi)統(tong)內(nei)所(suo)有(you)器(qi)件(jian)或(huo)芯(xin)片(pian)提(ti)供(gong)足(zu)夠(gou)的(de)電(dian)源(yuan)，並(bing)滿(man)足(zu)係(xi)統(tong)對(dui)電(dian)源(yuan)穩(wen)定(ding)性(xing)的(de)要(yao)求(qiu)。

 

我們看到電源
、GND網絡，其實分布著阻抗。

 

 

電源噪聲餘量計算：

 

1

、芯片的datasheet會給一個規範值，通常是5%
；要考慮到穩壓芯片直流輸出誤差
，一般是+/_2.5%，因此電源噪聲峰值幅度不超過+/_2.5%。

 

2
、如芯片的工作電壓範圍是3.13~3.47
，穩壓芯片標出輸出電壓是3.3V，安裝在電路板後的輸出電壓是3.36V。容許的電壓的變化範圍是3.47-3.36=110mv。穩壓芯片輸出精度是+/_1%
，及3.36* +/_1%=+/_33.6mv。電源噪聲餘量為110-33.6=76.4mv。

 

計算電源噪聲要注意五點

 

（1）穩壓芯片的輸出的精確值是多少。

 

（2）工作環境的是否是穩壓芯片所推薦的環境。

 

（3）負載情況是怎麼樣，這對穩壓芯片輸出也有影響。

 

（4）電dian源yuan噪zao聲sheng最zui終zhong會hui影ying響xiang到dao信xin號hao質zhi量liang。而er信xin號hao上shang的de噪zao聲sheng來lai源yuan不bu僅jin僅jin是shi電dian源yuan噪zao聲sheng，反fan射she竄cuan擾rao等deng信xin號hao完wan整zheng性xing問wen題ti也ye會hui在zai信xin號hao上shang疊die加jia，因yin此ci不bu能neng把ba所suo有you噪zao聲sheng餘yu量liang留liu給gei電dian源yuan係xi統tong。

 

（5）不同的電壓等級對電源噪聲要求也不樣，電壓越小噪聲餘量越小。模擬電路對電源要求更高。

 

電源噪聲來源

 

（1）穩壓芯片輸出的電壓不是恒定的，會有一定的紋波。

 

（2）穩壓電源無法實時響應負載對於電流需求的快速變化。穩壓電源響應的頻率一般在200Khz以內
，能做正確的響應，超過了這個頻率則在電源的輸出短引腳處出現電壓跌落。

 

（3）負載瞬態電流在電源路徑阻抗和地路徑阻抗產生的壓降。

 

（4）外部的幹擾。

 

電源/地噪聲 

 

當信號狀態快速改變時，在電源和地上會產生 紋波電流。由於電源和地上的電感的存在，信號突 變產生的尖峰電流將使電源和地上出現電壓的波 動。係統幾十甚至上百個信號同時發生狀態改變時， 有可能造成係統的誤動作。由於電源/地噪聲的複雜 性，有時單獨作為電源完整性（Power Integrity）來 研究。 

 

曆史參考文檔：

 

電源完整性與地彈噪聲的高速PCB仿真

電源完整性測量對象和測量內容

電源完整性設計

電源完整性設計2

電源完整性設計3

高速數字電路“接地”要點

電源完整性——理解與設計

 

時序問題 

 

係統中數據的提取通常是由時鍾信號的上升沿 或下降沿觸發
，按照一定的節拍進行，數據應該及 時到達接收端並進入穩態。數據的超時延時和數據 的信號畸變都會造成數據的讀取錯誤。接收端信號 由於出現嚴重的振鈴現象，部分進入非穩定狀態， 會使數據不能被可靠地提取，造成誤碼問題。

 

時序分析基本概念

 

傳輸時間：傳輸時間是指信號在傳輸線上的傳播延時，與線長和信號傳播速度有關。通常我們認為信號在傳輸線的傳輸速度為6000mil/ns
，可以根據信號傳輸線的長度得出傳輸時間。

 

飛行時間（Flight Time）：指信號從驅動端傳輸到接收端，並達到一定的電平之間的延時，和傳輸延遲和上升時間有關。

 

Tco：Tco是指器件的輸入時鍾邊緣觸發有效到輸出信號有效的時間差，這是信號在器件內部的所有延遲總和。

 

建立時間：指的是接收端能夠正確地鎖存數據

，在時鍾邊沿來導之前應該保持穩定的最小時間
，它表示數據有效必須先於時鍾有效的最小時間。

 

保持時間：weilechenggongdesuocunyigexinhaodaojieshouduan，qijianbixuyaoqiushujuxinhaozaibeishizhongyanchufahoujixubaochiyiduanshijian，yiquebaoshujubeizhengquedecaozuo。zhegezuixiaodeshijianjiushiwomenshuodebaochishijian。

 

時鍾抖動（Jitter）：時shi鍾zhong抖dou動dong是shi指zhi時shi鍾zhong觸chu發fa沿yan的de隨sui機ji誤wu差cha
，時shi鍾zhong抖dou動dong通tong常chang指zhi時shi鍾zhong周zhou期qi在zai周zhou期qi與yu周zhou期qi之zhi間jian的de變bian化hua。這zhe個ge誤wu差cha是shi由you時shi鍾zhong發fa生sheng器qi內nei部bu產chan生sheng的de，和he後hou期qi布bu線xian沒mei有you關guan係xi。

 

時鍾偏移（Skew）：是指由同樣的時鍾產生的多個子時鍾信號之間的延時差異。

 

采樣窗口：指我們通過示波器觀察到的信號的波形。

 

同步時鍾係統 時序設計——DDR為例

 

 DDR布線在PCB設she計ji中zhong占zhan有you舉ju足zu輕qing重zhong的de地di位wei
，設she計ji成cheng功gong的de關guan鍵jian就jiu是shi要yao保bao證zheng係xi統tong有you充chong足zu的de時shi序xu裕yu量liang。要yao保bao證zheng係xi統tong的de時shi序xu，線xian長chang匹pi配pei又you是shi一yi個ge重zhong要yao的de環huan節jie。我wo們men來lai回hui顧gu一yi下xia，DDR布線，線長匹配的基本原則是：地址，控製/命令信號與時鍾做等長。數據信號與DQS做(zuo)等(deng)長(chang)。為(wei)啥(sha)要(yao)做(zuo)等(deng)長(chang)？大(da)家(jia)會(hui)說(shuo)是(shi)要(yao)讓(rang)同(tong)組(zu)信(xin)號(hao)同(tong)時(shi)到(dao)達(da)接(jie)收(shou)端(duan)，好(hao)讓(rang)接(jie)收(shou)芯(xin)片(pian)能(neng)夠(gou)同(tong)時(shi)處(chu)理(li)這(zhe)些(xie)信(xin)號(hao)。那(na)麼(me)，時(shi)鍾(zhong)信(xin)號(hao)和(he)地(di)址(zhi)同(tong)時(shi)到(dao)達(da)接(jie)收(shou)端(duan)，波(bo)形(xing)的(de)對(dui)應(ying)關(guan)係(xi)是(shi)什(shen)麼(me)樣(yang)的(de)呢(ne)？我(wo)們(men)通(tong)過(guo)仿(fang)真(zhen)來(lai)看(kan)一(yi)下(xia)具(ju)體(ti)波(bo)形(xing)。

 

建立如下通道，分別模擬DDR3的地址信號與時鍾信號。

 

圖1 地址/時鍾仿真示意圖

 

為方便計算，我們假設DDR的時鍾頻率為500MHz，這樣對應的地址信號的速率就應該是500Mbps，這裏大家應該明白，雖然DDR是雙倍速率，但對於地址/控製信號來說，依然是單倍速率的。下麵來看看波形，在地址與時鍾完全等長的情況下，地址與數據端的接收波形如下圖2，紅色代表地址信號，綠色代表時鍾信號。

 

圖2 時鍾信號與地址信號波形

 

上(shang)麵(mian)的(de)波(bo)形(xing)我(wo)們(men)似(si)乎(hu)看(kan)不(bu)出(chu)時(shi)鍾(zhong)與(yu)地(di)址(zhi)之(zhi)間(jian)的(de)時(shi)序(xu)關(guan)係(xi)是(shi)什(shen)麼(me)樣(yang)的(de)，我(wo)們(men)把(ba)它(ta)放(fang)在(zai)一(yi)個(ge)眼(yan)圖(tu)中(zhong)，時(shi)序(xu)關(guan)係(xi)就(jiu)很(hen)明(ming)確(que)了(le)。這(zhe)裏(li)粗(cu)略(lve)的(de)計(ji)算(suan)下(xia)建(jian)立(li)時(shi)間(jian)與(yu)保(bao)持(chi)時(shi)間(jian)。如(ru)下(xia)圖(tu)

 

圖3 時鍾信號與地址信號波形

 

由上圖3.我們可以知道，該地址信號的建立時間大約為891ps，保持時間為881ps。這是在時鍾與地址信號完全等長情況下的波形。如果地址與時鍾不等長，信號又是什麼樣的呢？仿真中
，我們讓地址線比時鍾線慢200ps，得到的與眼圖如下：

 

圖4 時鍾信號與地址信號波形

 

由上圖可知，在地址信號比時鍾信號長的情況下
，保持時間為684ps，建立越為1.1ns。kejian，xiangduiyudizhixianyushizhongxiandengchanglaishuo
，dizhixianbishizhongxianchanghuishidizhixinhaodejianlishijiangengduan。tongli，ruguoshizhongxianbidizhixianchang，zejianlishijianhuibianchang，erbaochishijianhuibianduan。nameshuangbeisulvdeshujuxinhaoyoushizenyangde
？xiamiantongguojutidefangzhenshililaikanyixia。

 

圖5 DQ 與 DQS仿真示意

 

仿真通道如上圖所示，驅動端和接收端為某芯片公司的IBIS模型，仿真波形如下：

 

圖6 DQ與DQS仿真波形

 

我們將DQS和DQ信號同時生成眼圖

，在一個窗口下觀測
，結果如下：

 

圖7 DQ與DQS眼圖

 

如ru上shang圖tu所suo示shi，大da家jia可ke能neng發fa現xian了le，如ru果guo按an照zhao原yuan始shi對dui應ying關guan係xi，數shu據ju信xin號hao的de邊bian沿yan和he時shi鍾zhong信xin號hao的de邊bian沿yan是shi對dui齊qi的de，如ru果guo是shi這zhe樣yang，時shi鍾zhong信xin號hao怎zen樣yang完wan成cheng對dui數shu據ju信xin號hao的de采cai樣yang呢ne？實shi際ji上shang並bing不bu是shi這zhe樣yang的de。以yi上shang仿fang真zhen隻zhi是shi簡jian單dan的de將jiang兩liang波bo形xing放fang在zai了le一yi起qi，因yin為weiDQ和DQS的傳輸通道長度是一樣的
，所以他們的邊沿是對齊的。實際工作的時候，主控芯片會有一個調節機製。一般數據信號會比DQS提前四分之一周期被釋放出來，實際上，在顆粒端接收到的波形對應關係應該是這樣的：

 

圖8 平移後的眼圖

 

通過主控芯片的調節之後
，DQS的邊沿就和DQ信號位的中心對齊了，這樣就能保證數據在傳輸到接收端有足夠的建立時間與保持時間。和上麵分析時鍾與地址信號一樣

，如果DQ與DQS之間等長做的不好，DQS的時鍾邊沿就不會保持在DQ的中間位置
，這樣建立時間或者保持時間的裕量就會變小。先簡單的來看一張圖

 

圖9 延時偏差對時序的影響

 

上圖中

，T_vb與T_vabiaoshideshizhukongxinpianzaishuchushujushishizhongyushujuzhijiandeshixucanshu。zailixiangqingkuangxia
，shizhongbianyanheshujudianpingdezhongxinshiduiqide
，youyushizhongheshujuchuanshutongdaobudengchang
，shideshizhongbianyanmeiyouheshujumaichongdezhongjianweizhiduiqi，shidejianlishijiandeyuliangbianxiao。zailijielezhexiejichuwentizhihou，womenxuyaozuodejiushijiangzhexieshijiancanshuzhuanhuaweixianchang。

 

下麵我們通過具體實例來看看時序的計算，下圖是Freescale MPC8572 DDR主控芯片手冊
，這張圖片定義了從芯片出來的時候
，DQS與DQ之間的相位關係。

 

圖10 MPC8572時序圖

 

圖11 MPC8572時序參數

 

顆粒端為美光DDR，該芯片的時序圖以及時序參數如下圖所示
，這張圖片則定義了顆粒端芯片識別信號所需要的建立時間與保持時間。

 

圖12 DDR顆粒時序圖以及時序參數

 

我們用T_pcbskew來表示DQ與DQS之間的延時偏差
，如果想要得到足夠的時序裕量
，則延時偏差要滿足以下關係：

 

T_pcbskew《T_vb-T_setup

 

T_pcbskew》T_hold-T_va

 

代入數據，有：

 

T_vb-T_setup=375-215=160ps

 

T_hold-T_va=-160ps

 

這樣，如果傳輸線的速度按照6mil/ps來計算，T_pcbskew為+/-960mil。大家會發現裕量很大，當然這隻是最理想情況，沒有考慮時鍾抖動以及數據信號的抖動，以及串擾、碼間幹擾帶來的影響，如果把這些因素都考慮進來，留給我們布線偏差的裕量就比較小了。

 

綜上所述
，時序控製的目的就是要保證數據在接收端有充足的建立時間與保持時間

 

眼圖

 

眼圖(EYE Diagram)介紹

    

所謂眼圖簡單的說就是把一連串接收端接收到的脈衝信號(000,001,010,011, 100, 101,110,111)同時疊加在高速示波器上以形成眼圖，如下圖所示：  

 

圖1

    

若在眼圖中加入一個多邊形以標識信號真正存在的區域
，即所謂的眼圖模板測試(Eye Mask)。因為眼圖模板測試可在一次量測中，計算出測試信號波形的上升時間
、下降時間、噪聲與抖動(Jitter)等，形成一套係統化的測量方法
，因此眼圖已被多個協會(SATA, SAS, PCIE, USB, Ethernet等幾乎所有的高速總線協會)采用來規範各種通信互連係統的標準測試項目。

 

圖 2

    

眼圖的特性是累加了一連串的脈衝時序，因此它具有測量信號重複性的作用。圖1的眼圖可以呈現許多信息；jiaruzhenggehuliantongxinxitongwurenhezaoshengshi
，yantushangdeguijiyingweitongyitiaozhixian。dangzaoshengyuedashi
，xinhaobiandongchengduyeyueda，zaichuizhifangxiangzhidieheguijiyeyuecu，wumalvyejiangzengjia。ruxiatusuoshi：

 

圖3

    

眼(yan)圖(tu)的(de)水(shui)平(ping)方(fang)向(xiang)為(wei)時(shi)間(jian)軸(zhou)
，代(dai)表(biao)信(xin)號(hao)到(dao)達(da)的(de)時(shi)間(jian)，抖(dou)動(dong)將(jiang)造(zao)成(cheng)水(shui)平(ping)方(fang)向(xiang)上(shang)軌(gui)跡(ji)變(bian)粗(cu)。眼(yan)圖(tu)的(de)左(zuo)右(you)邊(bian)沿(yan)可(ke)以(yi)測(ce)量(liang)出(chu)信(xin)號(hao)的(de)上(shang)升(sheng)時(shi)間(jian)和(he)下(xia)降(jiang)時(shi)間(jian)。眼(yan)圖(tu)形(xing)狀(zhuang)類(lei)似(si)於(yu)眼(yan)睛(jing)
，當(dang)眼(yan)睛(jing)張(zhang)的(de)越(yue)大(da)時(shi)，傳(chuan)輸(shu)質(zhi)量(liang)越(yue)佳(jia)。基(ji)本(ben)上(shang)若(ruo)眼(yan)圖(tu)的(de)形(xing)狀(zhuang)呈(cheng)現(xian)【瞇瞇眼】形狀時，表示信號質量極非常差。如下圖所示：

 

圖4

 

在信號量測中，眼圖的形成正如上所述：由多個差分信號運算所累加而成。以SATA為例，其原理大致如下：

    

首先SATA 的信號pin角
，大致上可分為TX+、TX-、RX+與RX-

；由於SATA、SAS、PCI Express這類總線都是以差分信號來取代傳統的單端信號傳輸，TX 為發送端，RX為接收端
，而+、-則為差分的成對信號。參考圖5(A)與圖5(B)的信號波形圖（以TX 為例）
，當信號傳遞時
，即使因外界的噪聲幹擾，也不用擔心信號會有誤判的情形發生
，因為差分信號的傳輸機製會將TX+與TX-作相減的運算，如圖5(C)所示，如果有噪聲
，也不會傳遞到芯片內部，這樣就不會影響到正常的信號傳遞
，從而提高噪聲容忍度。

 

圖5

    

而示波器在測量眼圖信號時
，透過自觸發點之後，將TX+ - TX-的信號累加至示波器上,如下圖所示，即獲得了眼圖。

 

圖 6

    

很多人在稱讚美女的時候，經常會用【明眸皓齒】

、【蜂腰美人】或【水蛇腰】來形容。其實在評判眼圖的質量時，這個標準也蠻適用的。這其實就可以當作檢查眼圖是否完美的兩個重要準則：

 

    ■【明眸皓齒】：眼睛要大，如果配合上有眼圖模板的話，那麼以眼圖模板當作瞳孔
，則眼白（Margin）就必須要夠多。

 

    ■【蜂腰美人】：如圖7honglvseyuanquanzhongjiaochadebufen

，bixuyaoyuexiaoyuehao，zuihaoshiyigedian


，jiuxiangfengyaomeirenyiyang，bijiaoshouxiao

，yinweizhelidaibiaodeshidoudong
，ruguotaidajiuhuizaochengwumalvzengjia。doudongyuexiaozedaibiaoxinhaozhiliangyuehao，fashengwumadejilvyuedi。

 

圖 7

    

前麵講到了眼圖模板，眼圖的測試主要是用來檢測高速串行傳輸的信號質量，不論是SATA
、PCI Express還是USB，標準都有提供眼圖模板的標準給工程師作為眼圖的測量準則。如圖8所示
，是USB2.0 TX的眼圖模板
，所謂的眼圖模板主要是用在判斷眼圖是否符合規範的要求，圖8中ABCDEF6點所圍成的六邊形紅色區域以及GH以上、IJ一下區域代表所謂的【禁止區域】,如果眼圖有任何信號波形位進入這些紅色區域
，則表示信號傳輸不滿足協議規範的要求(如圖9綠色圓圈處)。

 

圖 8

 

圖 9

 

眼圖的判斷

    

以上說了那麼多，現在就來看看眼圖到底如何來判斷。

    

首先，看是否【明眸】。眼圖是否夠大
？是否有進入內模板？是否有超過上下限。    

    

其次
，看是都【蜂腰】。眼圖交叉點的部分
，是否達到夠細？是否達到最小協議規範中抖動的要求？

    

以上兩點需要同時滿足
，才能說明眼圖符合設計要求。

 

曆史參考文檔：

 

薛定諤貓 與  建立保持時間

為什麼會有建立時間（Setup Time）和保持時間（Hold Time）
？

亞穩態概述

亞穩態分析

 

 

信號完整性設計方法 

 

嚴格控製關鍵信號的 PCB 走線長度

        

信號完整性問題主要是 PCB 走線過長造成的。 如(ru)果(guo)在(zai)設(she)計(ji)前(qian)期(qi)，我(wo)們(men)能(neng)夠(gou)找(zhao)出(chu)關(guan)鍵(jian)信(xin)號(hao)，並(bing)對(dui)走(zou)線(xian)長(chang)度(du)進(jin)行(xing)控(kong)製(zhi)
，就(jiu)可(ke)以(yi)有(you)效(xiao)地(di)抑(yi)製(zhi)信(xin)號(hao)反(fan)射(she)，保(bao)證(zheng)信(xin)號(hao)質(zhi)量(liang)。所(suo)以(yi)我(wo)們(men)需(xu)要(yao)研(yan)究(jiu)器(qi)件(jian)的(de)數(shu)據(ju)手(shou)冊(ce)， 確定信號最快上升與下降時間
，估算臨界走線長度， 對於時鍾、高速數據流信號尤其要注意長度控製。

 

高速信號 PCB布線技巧

 

三種特殊走線技巧

 

合理規劃走線的拓撲結構 

 

走線的拓撲結構是指一根走線的布線順序及布 線結構，如菊花鏈和星形分布等。同時，需要采用 合適的匹配方式
，如源端匹配、終端匹配等。我們 需要了解電路的設計原理
，驅動順序與信號本身特 點

，采用合適的拓撲與匹配方式。
 

高速信號走線規則

 

有效控製 PCB 特征阻抗 

 

在多層線路板中
，信號完整性性能良好的關鍵 是使它的特性阻抗在整條線路中保持恒定。目標是 使所有線路的特性阻抗滿足一個規定值，通常在 25 歐姆和 70 歐姆之間。所以在設計時
，就需要對 PCB 走線特征阻抗進行計算，確定合理的走線寬度與其 它設計參數；在 PCB 加工時，表明阻抗要求
；PCB 加工後

，需要采用儀器對特征阻抗進行驗證。
 

阻抗不匹配，信號反射疊加的過程

 

阻抗控製的走線細節舉例

 

特征阻抗那點事

 

設計仿真技術 

 

在 PCB 設計過程中
，采用軟件進行仿真。在係 統設計時，對模塊布置進行仿真；在單板布局時
， 可以進行前仿真
，確定器件布局；在走線時
，進行 後仿真，保證走線質量。通過仿真，事先可以預測 到信號的設計質量，及時調整設計策略，預先預防
， 而不是事後補救。 

 

其它可采用技術 

 

在設計時

，需要從電路設計、布局、布線
、電源係統等方麵進行考慮。如在電路設計時，合理選 擇驅動器件，盡量采用同步設計，避免異步設計
， 高速信號采用差分信號，為集成電路芯片添加去耦 電容；布局時，注意數字與模擬信號分開
，合理設 計單板的疊層
，器件按照速度合理布局；布線時，注意少打過孔，布線遵循 3W 原則
；電源設計時， 注意低阻抗連接，層疊遵循 20H 原則等。

3W原則

 

布局基本要領

 

高速信號 PCB布線技巧

 

 

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