提高下一代DRAM器件的寄生電容性能
發布時間：2024-11-20 責任編輯：lina
【導讀】隨著傳統DRAM器件的持續縮小，較小尺寸下寄生電容的增加可能會對器件性能產生負麵影響，未來可能需要新的DRAM結構來降低總電容，並使器件發揮出合格的性能。本研究比較了6F2蜂窩動態隨機存取存儲器 (DRAM) 器件與4F2垂直通道訪問晶體管 (VCAT) DRAM結構的寄生電容。結果表明，與6F2結構相比，4F2結構顯著降低了節點接觸 (NC) 與位線 (BL) 之間的寄生電容。盡管4F2器件其他組件之間的寄生電容相比6F2器件略有增加，但它們仍處於支持器件達成目標性能的合格水平。相比6F2器件，4F2 DRAM器件的總寄生電容得到有效降低，可能在器件尺寸較小的情況下提供更優的性能。
摘要
隨著傳統DRAM器件的持續縮小，較小尺寸下寄生電容的增加可能會對器件性能產生負麵影響，未來可能需要新的DRAM結構來降低總電容，並使器件發揮出合格的性能。本研究比較了6F2蜂窩動態隨機存取存儲器 (DRAM) 器件與4F2垂直通道訪問晶體管 (VCAT) DRAM結構的寄生電容。結果表明，與6F2結構相比，4F2結構顯著降低了節點接觸 (NC) 與位線 (BL) 之間的寄生電容。盡管4F2器件其他組件之間的寄生電容相比6F2器件略有增加，但它們仍處於支持器件達成目標性能的合格水平。相比6F2器件，4F2 DRAM器件的總寄生電容得到有效降低，可能在器件尺寸較小的情況下提供更優的性能。
簡介
隨著傳統6F2 DRAM器件的不斷縮小，位線與接觸節點 (CBL-NC) 之間的寄生電容由於這些DRAM組件之間距離的減少而增加。這種電容的增加導致位線感應裕量和刷新時間下降，進而對存儲器性能產生負麵影響。用於下一代DRAM器件的4F2 VCAT DRAM架構就是為了解決這一問題並顯著降低寄生電容。
評估新的DRAM架構通常會采用基於矽晶圓的實驗，但這種方法既耗時又昂貴。在本研究中，我們使用SEMulator3D®的虛擬工藝建模來評估6F2和4F2 DRAM器件之間的寄生電容，對比了不同DRAM結構中存在的各種寄生電容，並評估了4F2 DRAM器件相比6F2 DRAM器件在總電容方麵可能實現的改進。
器件結構和仿真方法
本研究使用版圖數據和工藝步驟數據組合在工藝建模平台中構建虛擬3D結構。圖1a和圖1b分別展示了6F2 DRAM器件的仿真3D結構及其器件結構，圖1c和圖1d分別展示了4F2 DRAM器件的仿真3D結構及其器件結構。我們對這些結構進行了電容提取，以計算每個DRAM器件中的寄生電容。
器件仿真結果
圖2顯示了6F2 和4F2 DRAM器件的寄生電容仿真結果。在4F2 DRAM結構中，CBL-NC顯著減少，主要原因是與6F2 DRAM相比，位線與接觸節點之間的間距較大。由於字線未被埋入且比在6F2 DRAM中更接近位線，CBL-WL和CWL-NC在4F2 DRAM中更大。由於4F2和6F2 DRAM器件的位線結構差異不大，CBL-BL相當。由於4F2 DRAM中的關鍵尺寸更大且間距更小，CWL-WL和CNC-NC表現較差。總體而言，與6F2結構相比，4F2結構的總寄生電容仍顯著減少。
與6F2 DRAM器件相比，4F2 DRAM器件的性能有所提升。與6F2結構相比，4F2結構中的CBL-NC以及總電容得到了有效降低（見圖2）。
使用4F2結構時，某些子元件的寄生電容會增加，但這些電容值遠遠低於6F2結構中的CBL-NC ，從而降低了總電容，這意味著在工藝上有足夠的窗口來實現合格的器件性能。盡管CBL-NC得到了大幅減少，但在4F2 DRAM中，CWL-WL仍然是最大的寄生電容元件。然而，字線間的電容會影響晶體管柵極的控製，因此在4F2 DRAM設計中可能需要更加關注器件控製。
結論
我們使用虛擬工藝建模來研究不同DRAM結構的電容。結果表明，與6F2 DRAM結構相比，由於4F2 DRAM器件中主要寄生電容 (CBL-NC) 的減少，4F2 DRAM結構的總寄生電容可以顯著降低。特別是在器件尺寸縮小的情況下，4F2 DRAM結構可能比6F2器件提供更好的性能。
參考資料： [1] Q. Wang, Y. De Chen, J. Huang, B. Vincent and J. Ervin. 2022 China Semiconductor Technology International Conference (CSTIC)2022, pp. 1-4.
文章來源：泛林集團
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