【導讀】10納米以下節點的技術突破成為行業發展的關鍵門檻。三星電子與三星綜合技術院聯手，在IEEE國際電子器件會議上公布了——可用於10納米以下製程DRAM的高耐熱核心技術

，為這一領域帶來了曆史性突破。這項以非晶態銦镓氧化物材料為核心的創新，不僅攻克了CoP架構量產的高溫工藝難題，更以紮實的穩定性數據為0a、0b世代DRAM的商用鋪平道路，其對全球存儲芯片行業的重構價值值得深入關注。

IT之家 12 月 17 日消息，據 TheElec
，三星電子與三星綜合技術院（SAIT）於當地時間 12 月 10 日在舊金山舉行的 IEEE 國際電子器件會議（IEDM）上，公開了一項用於實現 10 nm 以下製程 DRAM 的核心技術，相關技術有望應用於 0a 或 0b 世代 DRAM 產品。

相關成果以“用於 10nm 以下 Cell-on-Periphery（CoP）垂直溝道 DRAM 晶體管的高耐熱非晶氧化物半導體晶體管”為題發表。

該 DRAM 結構采用 CoP 架構，即將存儲單元垂直堆疊在外圍電路之上。以往在該結構中
，由於在存儲單元堆疊工藝過程中會產生約 550 ℃ 的高溫
，位於下層的外圍晶體管容易受損，導致性能下降。

三星電子通過采用非晶態銦镓氧化物（InGaO）材料解決了這一問題。“我們首次演示了可耐受 550 攝氏度高溫、溝道長度為 100 納米的非晶 InGaO 基高耐熱垂直溝道晶體管（VCT），並支持將該晶體管集成到單片式（Monolithic）CoP DRAM 架構中。”

溝(gou)道(dao)是(shi)半(ban)導(dao)體(ti)晶(jing)體(ti)管(guan)中(zhong)電(dian)子(zi)流(liu)動(dong)的(de)路(lu)徑(jing)，其(qi)長(chang)度(du)指(zhi)源(yuan)極(ji)與(yu)漏(lou)極(ji)電(dian)極(ji)之(zhi)間(jian)的(de)距(ju)離(li)。溝(gou)道(dao)越(yue)短(duan)
，電(dian)子(zi)移(yi)動(dong)距(ju)離(li)越(yue)小(xiao)，晶(jing)體(ti)管(guan)開(kai)關(guan)速(su)度(du)越(yue)快(kuai)
，功(gong)耗(hao)也(ye)越(yue)低(di)，同(tong)時(shi)晶(jing)體(ti)管(guan)尺(chi)寸(cun)得(de)以(yi)縮(suo)小(xiao)，從(cong)而(er)實(shi)現(xian)更(geng)高(gao)的(de)集(ji)成(cheng)度(du)。

三星電子進一步說明：“在 550 攝氏度的氮氣熱處理（退火）工藝後
，器件的閾值電壓變化（ΔVt）保持在 0.1 eV 以內，漏極電流幾乎沒有出現退化。”

材料革新打破工藝桎梏

，成為超微縮DRAM的核心密鑰。三星選擇非晶態銦镓氧化物（InGaO）作為晶體管核心材料，並非簡單的替代嚐試，而是精準瞄準CoP架構量產的最大痛點——550℃高溫損傷問題。這種材料構建的垂直溝道晶體管（VCT），在經曆同規格高溫退火工藝後，閾值電壓變化控製在0.1eV內且漏極電流無明顯退化
，徹底解決了存儲單元與外圍電路垂直集成的“熱兼容”難題。

CoP架構的垂直創新與短溝道設計，構建高密度存儲雙重優勢。此次技術突破實現了“架構革新+性能優化”的雙重升級：CoP架構通過存儲單元垂直堆疊，打破了傳統分離式架構的空間限製，而100納米的短溝道設計則從晶體管核心性能發力——更短的電子流動路徑直接提升開關速度
、降低功耗，同時縮小器件尺寸，二者結合讓超微縮製程下的高集成度與高性能形成正向循環
，為0a/0b世代DRAM奠定了“空間省
、效率高”的底層優勢。

量liang化hua數shu據ju支zhi撐cheng技ji術shu可ke靠kao性xing，加jia速su實shi驗yan室shi成cheng果guo向xiang商shang用yong轉zhuan化hua。與yu單dan純chun的de技ji術shu概gai念nian發fa布bu不bu同tong，三san星xing此ci次ci同tong步bu披pi露lu的de多duo項xiang核he心xin性xing能neng數shu據ju，成cheng為wei技ji術shu可ke行xing性xing的de有you力li背bei書shu。從cong550℃高溫下的電學參數穩定性
，到材料特性與器件性能的關聯驗證，這種“技術突破+數據佐證”的模式，不僅增強了行業對該技術的信任度，更縮短了工藝優化、良率提升的探索周期。