容(rong)性(xing)負(fu)載(zai)
？是(shi)負(fu)載(zai)呈(cheng)容(rong)性(xing)
，還(hai)是(shi)帶(dai)容(rong)性(xing)的(de)負(fu)載(zai)？嗬(he)嗬(he)，這(zhe)不(bu)一(yi)個(ge)意(yi)思(si)嘛(ma)



，中(zhong)國(guo)的(de)語(yu)言(yan)，難(nan)怪(guai)老(lao)外(wai)覺(jiao)得(de)很(hen)難(nan)搞(gao)懂(dong)，自(zi)己(ji)人(ren)都(dou)被(bei)繞(rao)暈(yun)了(le)。負(fu)載(zai)怎(zen)麼(me)會(hui)呈(cheng)容(rong)性(xing)呢(ne)？這(zhe)個(ge)主(zhu)要(yao)是(shi)在(zai)多(duo)負(fu)載(zai)的(de)情(qing)況(kuang)下(xia)，如(ru)下(xia)圖(tu)一(yi)所(suo)示(shi)，由(you)於(yu)分(fen)支(zhi)和(he)負(fu)載(zai)較(jiao)多(duo)，不(bu)可(ke)避(bi)免(mian)的(de)會(hui)增(zeng)加(jia)過(guo)孔(kong)來(lai)連(lian)通(tong)信(xin)號(hao)，普(pu)通(tong)過(guo)孔(kong)是(shi)呈(cheng)容(rong)性(xing)的(de)，其(qi)次(ci)還(hai)有(you)芯(xin)片(pian)封(feng)裝(zhuang)上(shang)的(de)寄(ji)生(sheng)電(dian)容(rong)（約0.33~0.44pF）
，另外還有Die上的寄生電容（約0.77~2.12pF），所有的這些電容會降低信號線的有效特征阻抗。

圖一

 

過孔為什麼會呈現容性？這和其本身的結構及尺寸有關，請看下麵的近似計算。

 

以8mil孔徑，18mil pad，27mil反焊盤，1.6mm通孔為例計算過孔的參數。

此公式是將過孔等效為傳輸線的模型來計算的，如果常規我們單端信號是50歐姆的特征阻抗，過孔的阻抗如上計算約為45歐姆
，拉低了整體的特征阻抗
，所以說呈現容性效應。

 

同樣，如果再考慮封裝電容及Die電容的容性，那麼整個負載的有效阻抗就會更低於PCB的設計阻抗，這樣就會導致整體的阻抗不連續。

 

通常我們有兩種方法來進行容性負載的補償（相對於單端50歐姆的目標阻抗來說），其一是減小主幹線路（變粗）的阻抗，其二是加大分支處（變細）的線路阻抗
，使得整體的負載阻抗維持在50歐姆左右。

好了，口說無憑，讓我們來聯係下實際吧。

 

還是拿芯片行業的龍頭老大來舉例，如果大家經常看Intel的設計指導，就會看到他們關於DDR3的主幹線路阻抗（40歐姆左右）控製都比50歐姆小，而且通常這樣的設計負載又很多（DIMM條就更不用說了）

，這個不正是降低主幹線路阻抗的一種印證嘛！請看如下表所示。

出自Intel Romley PDG

 

第二種處理方式就是內存條的設計了，如下圖二為內存條的設計圖。

圖二 內存條設計

 

從上圖可以看到
，地址信號的主幹線路線寬為7.5mil，而到了顆粒端就變成了3mil，除了布線密度上麵的考慮外，主要還是為了補償容性負載。

 

同時，高速先生也做了仿真來驗證容性負載補償是否真的有效，拓撲結構如下圖三所示。

圖三  仿真拓撲結構

在正常控製PCB板上阻抗為50歐姆的情況下（不做容性負載補償），仿真波形如下圖所示。

將主幹線路的阻抗控製為42歐姆（有容性負載補償）
，仿真波形如下圖所示。

為了方便比較所以采用眼圖的方法
，可知做了補償的眼圖有更大的眼高，兩者相差180mV左右
，相當於提升了12%的係統裕量。