1、如何選擇 PCB 板材

？

選擇 PCB 板材必須在滿足設計需求和可量產性及成本中間取得平衡點。設計需求包含電氣和機構這兩部分。通常在設計非常高速的 PCB 板子(大於 GHz 的頻率)時這材質問題會比較重要。例如，現在常用的 FR-4 材質
，在幾個 GHz 的頻率時的介質損(dielectric loss)會對信號衰減有很大的影響，可能就不合用。就電氣而言，要注意介電常數(dielectric constant)和介質損在所設計的頻率是否合用。

 

2、如何避免高頻幹擾？

避免高頻幹擾的基本思路是盡量降低高頻信號電磁場的幹擾，也就是所謂的串擾(Crosstalk)。可用拉大高速信號和模擬信號之間的距離，或加 ground guard/shunt traces 在模擬信號旁邊。還要注意數字地對模擬地的噪聲幹擾。

 

3、在高速設計中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的架構和輸出阻抗(output impedance)
，走線的特性阻抗


，負載端的特性
，走線的拓樸(topology)架構等。解決的方式是靠端接(termination)與調整走線的拓樸。

 

4、差分布線方式是如何實現的？

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平 行 的 方式有兩種，一為兩條線走在同一走線層(side-by-side)
，一為兩條線走在上下相鄰兩層(over-under)。一般以前者 side-by-side 實現的方式較多。

 

5、對於隻有一個輸出端的時鍾信號線，如何實現差分布線
？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對隻有一個輸出端的時鍾信號是無法使用差分布線的。

 

6、接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加, 其值應等於差分阻抗的值。這樣信號品質會好些。

 

7
、為何差分對的布線要靠近且平行？

對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。

 

8、如何處理實際布線中的一些理論衝突的問題

基本上, 將模/數地分割隔離是對的。 要注意的是信號走線盡量不要跨過有分割的地方(moat), 還有不要讓電源和信號的回流電流路徑(returning current path)變太大。

 

晶振是模擬的正反饋振蕩電路, 要有穩定的振蕩信號, 必須滿足loop gain 與 phase 的規範, 而這模擬信號的振蕩規範很容易受到幹擾, 即使加 ground guard traces 可能也無法完全隔離幹擾。 而且離的太遠,地平麵上的噪聲也會影響正反饋振蕩電路。 所以, 一定要將晶振和芯片的距離進可能靠近。

 

確實高速布線與 EMI 的要求有很多衝突。但基本原則是因 EMI 所加的電阻電容或 ferrite bead, 不能造成信號的一些電氣特性不符合規範。 所以, 最好先用安排走線和 PCB 疊層的技巧來解決或減少 EMI的問題, 如高速信號走內層。 最後才用電阻電容或 ferrite bead 的方式, 以降低對信號的傷害。

 

9

、如何解決高速信號的手工布線和自動布線之間的矛盾？

現在較強的布線軟件的自動布線器大部分都有設定約束條件來控製繞線方式及過孔數目。各家 EDA公司的繞線引擎能力和約束條件的設定項目有時相差甚遠。 例如, 是否有足夠的約束條件控製蛇行線(serpentine)蜿蜒的方式, 能否控製差分對的走線間距等。 這會影響到自動布線出來的走線方式是否能符合設計者的想法。另外, 手動調整布線的難易也與繞線引擎的能力有絕對的關係。 例如, 走線的推擠能力,過孔的推擠能力, 甚至走線對敷銅的推擠能力等等。 所以, 選擇一個繞線引擎能力強的布線器, 才是解決之道。

 

10
、關於 test coupon。

test coupon 是用來以 TDR (Time Domain Reflectometer) 測量所生產的 PCB 板的特性阻抗是否滿足設計需求。 一般要控製的阻抗有單根線和差分對兩種情況。 所以， test coupon 上的走線線寬和線距(有差分對時)要與所要控製的線一樣。 最重要的是測量時接地點的位置。 為了減少接地引線(ground lead)的電感值， TDR 探棒(probe)接地的地方通常非常接近量信號的地方(probe tip)
， 所以， test coupon 上量測信號的點跟接地點的距離和方式要符合所用的探棒。

 

11、在高速 PCB 設計中，信號層的空白區域可以敷銅
，而多個信號層的敷銅在接地和接電源上應如何分配？

一般在空白區域的敷銅絕大部分情況是接地。 隻是在高速信號線旁敷銅時要注意敷銅與信號線的距離， 因為所敷的銅會降低一點走線的特性阻抗。 也要注意不要影響到它層的特性阻抗， 例如在 dual strip line 的結構時。

 

12、是否可以把電源平麵上麵的信號線使用微帶線模型計算特性阻抗

？電源和地平麵之間的信號是否可以使用帶狀線模型計算？

是的
， 在計算特性阻抗時電源平麵跟地平麵都必須視為參考平麵。 例如四層板: 頂層-電源層-地層-底層， 這時頂層走線特性阻抗的模型是以電源平麵為參考平麵的微帶線模型。

 

13、在高密度印製板上通過軟件自動產生測試點一般情況下能滿足大批量生產的測試要求嗎？

一yi般ban軟ruan件jian自zi動dong產chan生sheng測ce試shi點dian是shi否fou滿man足zu測ce試shi需xu求qiu必bi須xu看kan對dui加jia測ce試shi點dian的de規gui範fan是shi否fou符fu合he測ce試shi機ji具ju的de要yao求qiu。另ling外wai，如ru果guo走zou線xian太tai密mi且qie加jia測ce試shi點dian的de規gui範fan比bi較jiao嚴yan，則ze有you可ke能neng沒mei辦ban法fa自zi動dong對dui每mei段duan線xian都dou加jia上shang測ce試shi點dian

，當dang然ran
，需xu要yao手shou動dong補bu齊qi所suo要yao測ce試shi的de地di方fang。

 

14

、添加測試點會不會影響高速信號的質量？

至於會不會影響信號質量就要看加測試點的方式和信號到底多快而定。基本上外加的測試點(不用線上既有的穿孔(via or DIP pin)當測試點)可(ke)能(neng)加(jia)在(zai)線(xian)上(shang)或(huo)是(shi)從(cong)線(xian)上(shang)拉(la)一(yi)小(xiao)段(duan)線(xian)出(chu)來(lai)。前(qian)者(zhe)相(xiang)當(dang)於(yu)是(shi)加(jia)上(shang)一(yi)個(ge)很(hen)小(xiao)的(de)電(dian)容(rong)在(zai)線(xian)上(shang)

，後(hou)者(zhe)則(ze)是(shi)多(duo)了(le)一(yi)段(duan)分(fen)支(zhi)。這(zhe)兩(liang)個(ge)情(qing)況(kuang)都(dou)會(hui)對(dui)高(gao)速(su)信(xin)號(hao)多(duo)多(duo)少(shao)少(shao)會(hui)有(you)點(dian)影(ying)響(xiang)，影(ying)響(xiang)的(de)程(cheng)度(du)就(jiu)跟(gen)信(xin)號(hao)的(de)頻(pin)率(lv)速(su)度(du)和(he)信(xin)號(hao)緣(yuan)變(bian)化(hua)率(lv)(edge rate)有關。影響大小可透過仿真得知。原則上測試點越小越好(當然還要滿足測試機具的要求)分支越短越好。

 

15、若幹 PCB 組成係統，各板之間的地線應如何連接

？

各個 PCB 板子相互連接之間的信號或電源在動作時，例如 A 板子有電源或信號送到 B 板子，一定會有等量的電流從地層流回到 A 板子 (此為 Kirchoff current law)。這(zhe)地(di)層(ceng)上(shang)的(de)電(dian)流(liu)會(hui)找(zhao)阻(zu)抗(kang)最(zui)小(xiao)的(de)地(di)方(fang)流(liu)回(hui)去(qu)。所(suo)以(yi)，在(zai)各(ge)個(ge)不(bu)管(guan)是(shi)電(dian)源(yuan)或(huo)信(xin)號(hao)相(xiang)互(hu)連(lian)接(jie)的(de)接(jie)口(kou)處(chu)，分(fen)配(pei)給(gei)地(di)層(ceng)的(de)管(guan)腳(jiao)數(shu)不(bu)能(neng)太(tai)少(shao)，以(yi)降(jiang)低(di)阻(zu)抗(kang)，這(zhe)樣(yang)可(ke)以(yi)降(jiang)低(di)地(di)層(ceng)上(shang)的(de)噪(zao)聲(sheng)。另(ling)外(wai)，也(ye)可(ke)以(yi)分(fen)析(xi)整(zheng)個(ge)電(dian)流(liu)環(huan)路(lu)，尤(you)其(qi)是(shi)電(dian)流(liu)較(jiao)大(da)的(de)部(bu)分(fen)，調(tiao)整(zheng)地(di)層(ceng)或(huo)地(di)線(xian)的(de)接(jie)法(fa)
，來(lai)控(kong)製(zhi)電(dian)流(liu)的(de)走(zou)法(fa)(例如
，在某處製造低阻抗
，讓大部分的電流從這個地方走)

，降低對其它較敏感信號的影響。

 

16、能介紹一些國外關於高速 PCB 設計的技術書籍和資料嗎？

現在高速數字電路的應用有通信網路和計算機等相關領域。在通信網路方麵，PCB 板的工作頻率已達 GHz 上下
，迭層數就我所知有到 40 層之多。計算機相關應用也因為芯片的進步，無論是一般的 PC 或服務器(Server)，板子上的最高工作頻率也已經達到 400MHz (如 Rambus) 以上。因應這高速高密度走線需求
，盲埋孔(blind/buried vias)、mircrovias 及 build-up 製程工藝的需求也漸漸越來越多。 這些設計需求都有廠商可大量生產。 以下提供幾本不錯的技術書籍：

Howard W. Johnson
，“High-Speed Digital Design – A Handbook of Black Magic”
；

Stephen H. Hall
，“High-Speed Digital System Design”；

Brian Yang，“Digital Signal Integrity”
；

lDooglas Brook，“Integrity Issues and printed Circuit Board Design”。

 

17、兩個常被參考的特性阻抗公式：

微帶線(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其中，W 為線寬，T 為走線的銅皮厚度，H 為走線到參考平麵的距離，Er 是 PCB 板材質的介電常數(dielectric constant)。此公式必須在0.1<(W/H)<2.0 及 1<(Er)<15 的情況才能應用。

帶狀線(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其中
，H 為兩參考平麵的距離，並且走線位於兩參考平麵的中間。此公式必須在 W/H<0.35 及 T/H<0.25 的情況才能應用。

 

18、差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因為差分信號的應用原理最重要的一點便是利用差分信號間相互耦合(coupling)所帶來的好處
，如 flux cancellation，抗噪聲(noise immunity)能力等。若在中間加地線，便會破壞耦合效應。

 

19、剛柔板設計是否需要專用設計軟件與規範
？國內何處可以承接該類電路板加工？

可以用一般設計 PCB 的軟件來設計柔性電路板(Flexible Printed Circuit)。一樣用 Gerber 格式給 FPC廠商生產。由於製造的工藝和一般 PCB 不同，各個廠商會依據他們的製造能力會對最小線寬、最小線距、最小孔徑(via)有其限製。除此之外，可在柔性電路板的轉折處鋪些銅皮加以補強。至於生產的廠商可上網“FPC”當關鍵詞查詢應該可以找到。

 

20、適當選擇 PCB 與外殼接地的點的原則是什麼？

選擇 PCB 與外殼接地點選擇的原則是利用 chassis ground 提供低阻抗的路徑給回流電流(returning current)及控製此回流電流的路徑。例如，通常在高頻器件或時鍾產生器附近可以借固定用的螺絲將 PCB的地層與 chassis ground 做連接，以盡量縮小整個電流回路麵積，也就減少電磁輻射。

 

21
、電路板 DEBUG 應從那幾個方麵著手？

就數字電路而言

，首先先依序確定三件事情： 

1. 確認所有電源值的大小均達到設計所需。有些多重電源的係統可能會要求某些電源之間起來的順序與快慢有某種規範。 

2. 確認所有時鍾信號頻率都工作正常且信號邊緣上沒有非單調(non-monotonic)的問題。

3. 確認 reset 信號是否達到規範要求。 這些都正常的話
，芯片應該要發出第一個周期(cycle)的信號。接下來依照係統運作原理與 bus protocol 來 debug。

 

22、在電路板尺寸固定的情況下，如果設計中需要容納更多的功能
，就往往需要提高 PCB 的走線密度，但是這樣有可能導致走線的相互幹擾增強
，同時走線過細也使阻抗無法降低
，請專家介紹在高速（>100MHz）高密度 PCB 設計中的技巧?

 

在設計高速高密度 PCB 時，串擾(crosstalk interference)確實是要特別注意的
，因為它對時序(timing)與信號完整性(signal integrity)有很大的影響。以下提供幾個注意的地方：

 

控製走線特性阻抗的連續與匹配。

 

走(zou)線(xian)間(jian)距(ju)的(de)大(da)小(xiao)。一(yi)般(ban)常(chang)看(kan)到(dao)的(de)間(jian)距(ju)為(wei)兩(liang)倍(bei)線(xian)寬(kuan)。可(ke)以(yi)透(tou)過(guo)仿(fang)真(zhen)來(lai)知(zhi)道(dao)走(zou)線(xian)間(jian)距(ju)對(dui)時(shi)序(xu)及(ji)信(xin)號(hao)完(wan)整(zheng)性(xing)的(de)影(ying)響(xiang)，找(zhao)出(chu)可(ke)容(rong)忍(ren)的(de)最(zui)小(xiao)間(jian)距(ju)。不(bu)同(tong)芯(xin)片(pian)信(xin)號(hao)的(de)結(jie)果(guo)可(ke)能(neng)不(bu)同(tong)。

 

選擇適當的端接方式。

 

避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重迭在一起，因為這種串擾比同層相鄰走線的情形還大。

 

利用盲埋孔(blind/buried via)來增加走線麵積。但是 PCB 板的製作成本會增加。 在實際執行時確實很難達到完全平行與等長
，不過還是要盡量做到。

除此以外，可以預留差分端接和共模端接，以緩和對時序與信號完整性的影響。

 

23、模擬電源處的濾波經常是用 LC 電路。但是為什麼有時 LC 比 RC 濾波效果差
？

LC 與 RC 濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否恰當。因為電感的感抗(reactance)大小與電感值和頻率有關。如果電源的噪聲頻率較低，而電感值又不夠大，這時濾波效果可能不如 RC。但是，使用 RC 濾波要付出的代價是電阻本身會耗能，效率較差

，且要注意所選電阻能承受的功率。

 

24、濾波時選用電感
，電容值的方法是什麼？

電感值的選用除了考慮所想濾掉的噪聲頻率外
，還要考慮瞬時電流的反應能力。如 果 LC 的輸出端會有機會需要瞬間輸出大電流，則電感值太大會阻礙此大電流流經此電感的速度，增加紋波噪聲(ripple noise)。電容值則和所能容忍的紋波噪聲規範值的大小有關。紋波噪聲值要求越小，電容值會較大。而電容的ESR/ESL 也會有影響。 另外，如果這 LC 是放在開關式電源(switching regulation power)的輸出端時，還要注意此 LC 所產生的極點零點(pole/zero)對負反饋控製(negative feedback control)回路穩定度的影響。

 

25
、如何盡可能的達到 EMC 要求，又不致造成太大的成本壓力
？

PCB 板上會因 EMC 而增加的成本通常是因增加地層數目以增強屏蔽效應及增加了 ferrite bead
、choke等抑製高頻諧波器件的緣故。除此之外
，通常還是需搭配其它機構上的屏蔽結構才能使整個係統通過 EMC的要求。以下僅就 PCB 板的設計技巧提供幾個降低電路產生的電磁輻射效應。

 

盡可能選用信號斜率(slew rate)較慢的器件，以降低信號所產生的高頻成分。

注意高頻器件擺放的位置，不要太靠近對外的連接器。

 

注意高速信號的阻抗匹配，走線層及其回流電流路徑(return current path)
， 以減少高頻的反射與輻射。

 

zaigeqijiandedianyuanguanjiaofangzhizugouyushidangdequouhedianrongyihuanhedianyuancenghedicengshangdezaosheng。tebiezhuyidianrongdepinlvxiangyingyuwendudetexingshifoufuheshejisuoxu。

對外的連接器附近的地可與地層做適當分割，並將連接器的地就近接到 chassis ground。

 

可適當運用 ground guard/shunt traces 在一些特別高速的信號旁。但要注意 guard/shunt traces 對走線特性阻抗的影響。

 

電源層比地層內縮 20H，H 為電源層與地層之間的距離。

 

26
、當一塊 PCB 板中有多個數/模功能塊時

，常規做法是要將數/模地分開
，原因何在
？

將數/模(mo)地(di)分(fen)開(kai)的(de)原(yuan)因(yin)是(shi)因(yin)為(wei)數(shu)字(zi)電(dian)路(lu)在(zai)高(gao)低(di)電(dian)位(wei)切(qie)換(huan)時(shi)會(hui)在(zai)電(dian)源(yuan)和(he)地(di)產(chan)生(sheng)噪(zao)聲(sheng)
，噪(zao)聲(sheng)的(de)大(da)小(xiao)跟(gen)信(xin)號(hao)的(de)速(su)度(du)及(ji)電(dian)流(liu)大(da)小(xiao)有(you)關(guan)。如(ru)果(guo)地(di)平(ping)麵(mian)上(shang)不(bu)分(fen)割(ge)且(qie)由(you)數(shu)字(zi)區(qu)域(yu)電(dian)路(lu)所(suo)產(chan)生(sheng)的(de)噪(zao)聲(sheng)較(jiao)大(da)而(er)模(mo)擬(ni)區(qu)域(yu)的(de)電(dian)路(lu)又(you)非(fei)常(chang)接(jie)近(jin)，則(ze)即(ji)使(shi)數(shu)模(mo)信(xin)號(hao)不(bu)交(jiao)叉(cha)
， 模擬的信號依然會被地噪聲幹擾。也就是說數模地不分割的方式隻能在模擬電路區域距產生大噪聲的數字電路區域較遠時使用。

 

27

、另一種作法是在確保數/模分開布局，且數/模信號走線相互不交叉的情況下，整個 PCB板地不做分割，數/模地都連到這個地平麵上。道理何在？

數模信號走線不能交叉的要求是因為速度稍快的數字信號其返回電流路徑(return current path)會盡量沿著走線的下方附近的地流回數字信號的源頭


，若數模信號走線交叉
，則返回電流所產生的噪聲便會出現在模擬電路區域內。

 

28
、在高速 PCB 設計原理圖設計時，如何考慮阻抗匹配問題
？

在設計高速 PCB 電路時，阻抗匹配是設計的要素之一。而阻抗值跟走線方式有絕對的關係， 例如是走在表麵層(microstrip)或內層(stripline/double stripline)
，與參考層(電源層或地層)的距離，走線寬度，PCB材cai質zhi等deng均jun會hui影ying響xiang走zou線xian的de特te性xing阻zu抗kang值zhi。也ye就jiu是shi說shuo要yao在zai布bu線xian後hou才cai能neng確que定ding阻zu抗kang值zhi。一yi般ban仿fang真zhen軟ruan件jian會hui因yin線xian路lu模mo型xing或huo所suo使shi用yong的de數shu學xue算suan法fa的de限xian製zhi而er無wu法fa考kao慮lv到dao一yi些xie阻zu抗kang不bu連lian續xu的de布bu線xian情qing況kuang，這zhe時shi候hou在zai原yuan理li圖tu上shang隻zhi能neng預yu留liu一yi些xieterminators(端接)，如串聯電阻等，來緩和走線阻抗不連續的效應。真正根本解決問題的方法還是布線時盡量注意避免阻抗不連續的發生。

 

29、哪裏能提供比較準確的 IBIS 模型庫？

IBIS 模型的準確性直接影響到仿真的結果。基本上 IBIS 可看成是實際芯片 I/O buffer 等效電路的電氣特性資料，一般可由 SPICE 模型轉換而得 (亦可采用測量， 但限製較多)，而 SPICE 的資料與芯片製造有絕對的關係
，所以同樣一個器件不同芯片廠商提供，其 SPICE 的資料是不同的
，進而轉換後的 IBIS 模型內之資料也會隨之而異。也就是說

，如果用了 A 廠chang商shang的de器qi件jian
，隻zhi有you他ta們men有you能neng力li提ti供gong他ta們men器qi件jian準zhun確que模mo型xing資zi料liao，因yin為wei沒mei有you其qi它ta人ren會hui比bi他ta們men更geng清qing楚chu他ta們men的de器qi件jian是shi由you何he種zhong工gong藝yi做zuo出chu來lai的de。如ru果guo廠chang商shang所suo提ti供gong的de IBIS 不準確，隻能不斷要求該廠商改進才是根本解決之道。

 

30、在高速 PCB 設計時，設計者應該從那些方麵去考慮 EMC、EMI 的規則呢？

一般 EMI/EMC 設計時需要同時考慮輻射(radiated)與傳導(conducted)兩個方麵. 前者歸屬於頻率較高的部分(>30MHz)後者則是較低頻的部分(<30MHz). 所以不能隻注意高頻而忽略低頻的部分.一個好的EMI/EMC 設計必須一開始布局時就要考慮到器件的位置, PCB 迭層的安排, 重要聯機的走法, 器件的選擇等, 如果這些沒有事前有較佳的安排, 事後解決則會事倍功半, 增加成本. 例如時鍾產生器的位置盡量不要靠近對外的連接器, 高速信號盡量走內層並注意特性阻抗匹配與參考層的連續以減少反射, 器件所推的信號之斜率(slew rate)盡量小以減低高頻成分, 選擇去耦合(decoupling/bypass)電容時注意其頻率響應是否符合需求以降低電源層噪聲. 另外, 注意高頻信號電流之回流路徑使其回路麵積盡量小(也就是回路阻抗loop impedance 盡量小)以減少輻射. 還可以用分割地層的方式以控製高頻噪聲的範圍. 最後, 適當的選擇PCB 與外殼的接地點(chassis ground)。

 

31、如何選擇 EDA 工具？

目前的 pcb 設計軟件中，熱分析都不是強項，所以並不建議選用
，其它的功能 1.3.4 可以選擇 PADS或 Cadence 性能價格比都不錯。 PLD 的設計的初學者可以采用 PLD 芯片廠家提供的集成環境

，在做到百萬門以上的設計時可以選用單點工具。

 

32、請推薦一種適合於高速信號處理和傳輸的 EDA 軟件。

常規的電路設計，INNOVEDA 的 PADS 就非常不錯，且有配合用的仿真軟件
，而這類設計往往占據了 70%的應用場合。在做高速電路設計，模擬和數字混合電路

，采用 Cadence 的解決方案應該屬於性能價格比較好的軟件，當然 Mentor 的性能還是非常不錯的
，特別是它的設計流程管理方麵應該是最為優秀的。

 

33、對 PCB 板各層含義的解釋

Topoverlay ----頂層器件名稱， 也叫 top silkscreen 或者 top component legend, 比如 R1 C5,

 

IC10.bottomoverlay----同理 multilayer-----如果你設計一個 4 層板

，你放置一個 free pad or via, 定義它作為multilay 那麼它的 pad 就會自動出現在 4 個層 上，如果你隻定義它是 top layer, 那麼它的 pad 就會隻出現在頂層上。

 

34、2G 以上高頻 PCB 設計，走線,排版,應重點注意哪些方麵？

2G 以上高頻 PCB 屬於射頻電路設計，不在高速數字電路設計討論範圍內。而 射 頻電路的布局（layout)和布線（routing)yinggaiheyuanlituyiqikaolvde，yinweibujubuxiandouhuizaochengfenbuxiaoying。erqie，shepindianlushejiyixiewuyuanqijianshitongguocanshuhuadingyi，teshuxingzhuangtongboshixian，yinciyaoqiu EDA 工具能夠提供參數化器件，能夠編輯特殊形狀銅箔。Mentor 公司的 boardstation 中有專門的 RF 設計模塊，能夠滿足這些要求。而且，一般射頻設計要求有專門射頻電路分析工具，業界最著名的是 agilent 的 eesoft
，和 Mentor 的工具有很好的接口。

 

35
、2G 以上高頻 PCB 設計
，微帶的設計應遵循哪些規則?

射頻微帶線設計，需要用三維場分析工具提取傳輸線參數。所有的規則應該在這個場提取工具中規定。

 

36、對於全數字信號的 PCB，板上有一個 80MHz 的鍾源。除了采用絲網（接地）外
，為了保證有足夠的驅動能力，還應該采用什麼樣的電路進行保護？

確(que)保(bao)時(shi)鍾(zhong)的(de)驅(qu)動(dong)能(neng)力(li)，不(bu)應(ying)該(gai)通(tong)過(guo)保(bao)護(hu)實(shi)現(xian)，一(yi)般(ban)采(cai)用(yong)時(shi)鍾(zhong)驅(qu)動(dong)芯(xin)片(pian)。一(yi)般(ban)擔(dan)心(xin)時(shi)鍾(zhong)驅(qu)動(dong)能(neng)力(li)，是(shi)因(yin)為(wei)多(duo)個(ge)時(shi)鍾(zhong)負(fu)載(zai)造(zao)成(cheng)。采(cai)用(yong)時(shi)鍾(zhong)驅(qu)動(dong)芯(xin)片(pian)，將(jiang)一(yi)個(ge)時(shi)鍾(zhong)信(xin)號(hao)變(bian)成(cheng)幾(ji)個(ge)，采(cai)用(yong)點(dian)到(dao)點(dian)的(de)連(lian)接(jie)。選(xuan)擇(ze)驅(qu)動(dong)芯(xin)片(pian)
，除(chu)了(le)保(bao)證(zheng)與(yu)負(fu)載(zai)基(ji)本(ben)匹(pi)配(pei)
，信(xin)號(hao)沿(yan)滿(man)足(zu)要(yao)求(qiu)（一般時鍾為沿有效信號）
，在計算係統時序時
，要算上時鍾在驅動芯片內時延。

 

37
、如果用單獨的時鍾信號板
，一般采用什麼樣的接口，來保證時鍾信號的傳輸受到的影響小？

shizhongxinhaoyueduan，chuanshuxianxiaoyingyuexiao。caiyongdandudeshizhongxinhaoban，huizengjiaxinhaobuxianchangdu。erqiedanbandejiedigongdianyeshiwenti。ruguoyaochangjulichuanshu
，jianyicaiyongchafenxinhao。LVDS 信號可以滿足驅動能力要求，不過您的時鍾不是太快，沒有必要。

 

38、27M,SDRAM 時鍾線（80M-90M），這些時鍾線二三次諧波剛好在 VHF 波段，從接收端高頻竄入後幹擾很大。除了縮短線長以外，還有那些好辦法

？

如果是三次諧波大，二次諧波小，可能因為信號占空比為 50%，yinweizhezhongqingkuangxia，xinhaomeiyououcixiebo。zheshixuyaoxiugaiyixiaxinhaozhankongbi。ciwai，duiyuruguoshidanxiangdeshizhongxinhao
，yibancaiyongyuanduanchuanlianpipei。zheyangkeyiyizhiercifanshe
，danbuhuiyingxiangshizhongyansulv。yuanduanpipeizhi，keyicaiyongxiatugongshidedao。

 

39
、什麼是走線的拓撲架構？

Topology,有的也叫 routing order.對於多端口連接的網絡的布線次序。

 

40
、怎樣調整走線的拓撲架構來提高信號的完整性
？

這zhe種zhong網wang絡luo信xin號hao方fang向xiang比bi較jiao複fu雜za，因yin為wei對dui單dan向xiang
，雙shuang向xiang信xin號hao，不bu同tong電dian平ping種zhong類lei信xin號hao，拓tuo樸pu影ying響xiang都dou不bu一yi樣yang，很hen難nan說shuo哪na種zhong拓tuo樸pu對dui信xin號hao質zhi量liang有you利li。而er且qie作zuo前qian仿fang真zhen時shi，采cai用yong何he種zhong拓tuo樸pu對dui工gong程cheng師shi要yao求qiu很hen高gao，要yao求qiu對dui電dian路lu原yuan理li，信xin號hao類lei型xing

，甚shen至zhi布bu線xian難nan度du等deng都dou要yao了le解jie。

 

41
、怎樣通過安排迭層來減少 EMI 問題
？

首先
，EMI 要從係統考慮，單憑 PCB 無法解決問題。層疊對 EMI laijiang，worenweizhuyaoshitigongxinhaozuiduanhuiliulujing，jianxiaoouhemianji，yizhichamoganrao。lingwaidicengyudianyuancengjinouhe，shidangbidianyuancengwaiyan


，duiyizhigongmoganraoyouhaochu。

 

42、為何要鋪銅？

 

一般鋪銅有幾個方麵原因。

 

１，EMC.對於大麵積的地或電源鋪銅，會起到屏蔽作用，有些特殊地
，如 PGND 起到防護作用。

 

２
，PCB 工藝要求。一般為了保證電鍍效果
，或者層壓不變形，對於布線較少的PCB 板層鋪銅。

 

３，信號完整性要求，給高頻數字信號一個完整的回流路徑，並減少直流網絡的布線。當然還有散熱，特殊器件安裝要求鋪銅等等原因。

 

43、在一個係統中，包含了 dsp 和 pld，請問布線時要注意哪些問題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸線上的時延和信號變化沿時間可比的話，就要考慮信號完整性問題。另外對於多個 DSP，時 鍾 ，數據 信號走線拓普也會影響信號質量和時序，需要關注。

 

44
、除 protel 工具布線外，還有其他好的工具嗎？

至於工具
，除了 PROTEL，還有很多布線工具，如 MENTOR 的 WG2000,EN2000 係列和 powerpcb

，Cadence 的 allegro，zuken 的 cadstar,cr5000 等
，各有所長。

 

45
、什麼是“信號回流路徑”？

信號回流路徑,即 return current。高速數字信號在傳輸時，信號的流向是從驅動器沿 PCB 傳輸線到負載，再由負載沿著地或電源通過最短路徑返回驅動器端。這個在地或電源上的返回信號就稱信號回流路徑。Dr.Johson 在他的書中解釋
，高頻信號傳輸，實際上是對傳輸線與直流層之間包夾的介質電容充電的過程。SI 分析的就是這個圍場的電磁特性
，以及他們之間的耦合。

 

46
、如何對接插件進行 SI 分析
？

在 IBIS3.2 規範中，有關於接插件模型的描述。一般使用 EBD 模型。如果是特殊板，如背板，需要SPICE 模型。也可以使用多板仿真軟件（HYPERLYNX 或 IS_multiboard），建立多板係統時，輸入接插件的分布參數
，一般從接插件手冊中得到。當然這種方式會不夠精確，但隻要在可接受範圍內即可。

 

47、請問端接的方式有哪些？

端接（terminal）,也(ye)稱(cheng)匹(pi)配(pei)。一(yi)般(ban)按(an)照(zhao)匹(pi)配(pei)位(wei)置(zhi)分(fen)有(you)源(yuan)端(duan)匹(pi)配(pei)和(he)終(zhong)端(duan)匹(pi)配(pei)。其(qi)中(zhong)源(yuan)端(duan)匹(pi)配(pei)一(yi)般(ban)為(wei)電(dian)阻(zu)串(chuan)聯(lian)匹(pi)配(pei)，終(zhong)端(duan)匹(pi)配(pei)一(yi)般(ban)為(wei)並(bing)聯(lian)匹(pi)配(pei)
，方(fang)式(shi)比(bi)較(jiao)多(duo)，有(you)電(dian)阻(zu)上(shang)拉(la)，電(dian)阻(zu)下(xia)拉(la)
，戴(dai)維(wei)南(nan)匹(pi)配(pei)

，AC 匹配，肖特基二極管匹配。

 

48、采用端接（匹配）的方式是由什麼因素決定的？

匹配采用方式一般由 BUFFER 特性，拓普情況，電平種類和判決方式來決定
，也要考慮信號占空比，係統功耗等。

 

49、采用端接（匹配）的方式有什麼規則？

數字電路最關鍵的是時序問題
，加匹配的目的是改善信號質量，在判決時刻得到可以確定的信號。對於電平有效信號，在保證建立、保持時間的前提下，信號質量穩定
；對延有效信號，在保證信號延單調性前提下，信號變化延速度滿足要求。Mentor ICX 產品教材中有關於匹配的一些資料。另外《High Speed Digital design a hand book of blackmagic》有一章專門對 terminal 的講述，從電磁波原理上講述匹配對信號完整性的作用，可供參考。

 

50、能否利用器件的 IBIS 模型對器件的邏輯功能進行仿真
？如果不能，那麼如何進行電路的板級和係統級仿真？

IBIS 模型是行為級模型，不能用於功能仿真。功能仿真，需要用 SPICE 模型，或者其他結構級模型。

 

51、在數字和模擬並存的係統中，有 2 種處理方法，一個是數字地和模擬地分開

，比如在地層，數字地是獨立地一塊
，模擬地獨立一塊，單點用銅皮或 FB 磁珠連接，而電源不分開
；另一種是模擬電源和數字電源分開用 FB 連接，而地是統一地地。請問李先生，這兩種方法效果是否一樣？

應該說從原理上講是一樣的。因為電源和地對高頻信號是等效的。

區(qu)分(fen)模(mo)擬(ni)和(he)數(shu)字(zi)部(bu)分(fen)的(de)目(mu)的(de)是(shi)為(wei)了(le)抗(kang)幹(gan)擾(rao)，主(zhu)要(yao)是(shi)數(shu)字(zi)電(dian)路(lu)對(dui)模(mo)擬(ni)電(dian)路(lu)的(de)幹(gan)擾(rao)。但(dan)是(shi)，分(fen)割(ge)可(ke)能(neng)造(zao)成(cheng)信(xin)號(hao)回(hui)流(liu)路(lu)徑(jing)不(bu)完(wan)整(zheng)

，影(ying)響(xiang)數(shu)字(zi)信(xin)號(hao)的(de)信(xin)號(hao)質(zhi)量(liang)，影(ying)響(xiang)係(xi)統(tong) EMC 質(zhi)量(liang)。因(yin)此(ci)，無(wu)論(lun)分(fen)割(ge)哪(na)個(ge)平(ping)麵(mian)

，要(yao)看(kan)這(zhe)樣(yang)作(zuo)
，信(xin)號(hao)回(hui)流(liu)路(lu)徑(jing)是(shi)否(fou)被(bei)增(zeng)大(da)，回(hui)流(liu)信(xin)號(hao)對(dui)正(zheng)常(chang)工(gong)作(zuo)信(xin)號(hao)幹(gan)擾(rao)有(you)多(duo)大(da)。現(xian)在(zai)也(ye)有(you)一(yi)些(xie)混(hun)合(he)設(she)計(ji)，不(bu)分(fen)電(dian)源(yuan)和(he)地(di)
，在(zai)布(bu)局(ju)時(shi)
，按(an)照(zhao)數(shu)字(zi)部(bu)分(fen)、模擬部分分開布局布線，避免出現跨區信號。

 

52
、安規問題：FCC
、EMC 的具體含義是什麼
？

FCC: federal communication commission 美國通信委員會

EMC: electro megnetic compatibility 電磁兼容

FCC 是個標準組織，EMC 是一個標準。標準頒布都有相應的原因
，標準和測試方法。

 

53

、何謂差分布線
？

chafenxinhao，youxieyechengchadongxinhao，yonglianggenwanquanyiyang，jixingxiangfandexinhaochuanshuyilushuju，yikaolianggenxinhaodianpingchajinxingpanjue。weilebaozhenglianggenxinhaowanquanyizhi，zaibuxianshiyaobaochibingxing
，xiankuan、線間距保持不變。

 

54、PCB 仿真軟件有哪些？

仿 真 的種類很多， 高 速 數 字電 路 信 號 完 整 性 分 析 仿 真 分析(SI) 常 用 軟 件 有icx,signalvision,hyperlynx,XTK,speectraquest 等。有些也用 Hspice。

 

55、PCB 仿真軟件是如何進行 LAYOUT 仿真的
？

高速數字電路中，為了提高信號質量，降低布線難度，一般采用多層板
，分配專門的電源層
，地層。

 

56、在布局
、布線中如何處理才能保證 50M 以上信號的穩定性

高速數字信號布線
，關鍵是減小傳輸線對信號質量的影響。因此，100M 以上的高速信號布局時要求信號走線盡量短。數字電路中，高速信號是用信號上升延時間來界定的。而 且 ，不 同種類的信號（如 TTL,GTL,LVTTL），確保信號質量的方法不一樣。

 

57、室外單元的射頻部分
，中頻部分，乃至對室外單元進行監控的低頻電路部分往往采用部署在同一 PCB 上
，請問對這樣的 PCB 在材質上有何要求？如何防止射頻，中頻乃至低頻電路互相之間的幹擾？

混合電路設計是一個很大的問題。很難有一個完美的解決方案。

一(yi)般(ban)射(she)頻(pin)電(dian)路(lu)在(zai)係(xi)統(tong)中(zhong)都(dou)作(zuo)為(wei)一(yi)個(ge)獨(du)立(li)的(de)單(dan)板(ban)進(jin)行(xing)布(bu)局(ju)布(bu)線(xian)
，甚(shen)至(zhi)會(hui)有(you)專(zhuan)門(men)的(de)屏(ping)蔽(bi)腔(qiang)體(ti)。而(er)且(qie)射(she)頻(pin)電(dian)路(lu)一(yi)般(ban)為(wei)單(dan)麵(mian)或(huo)雙(shuang)麵(mian)板(ban)

，電(dian)路(lu)較(jiao)為(wei)簡(jian)單(dan)，所(suo)有(you)這(zhe)些(xie)都(dou)是(shi)為(wei)了(le)減(jian)少(shao)對(dui)射(she)頻(pin)電(dian)路(lu)分(fen)布(bu)參(can)數(shu)的(de)影(ying)響(xiang)，提(ti)高(gao)射(she)頻(pin)係(xi)統(tong)的(de)一(yi)致(zhi)性(xing)。相(xiang)對(dui)於(yu)一(yi)般(ban)的(de) FR4 材質，射頻電路板傾向與采用高 Q zhidejicai，zhezhongcailiaodejiedianchangshubijiaoxiao
，chuanshuxianfenbudianrongjiaoxiao
，zukanggao，xinhaochuanshushiyanxiao。zaihunhedianlushejizhong
，suiranshepin
，shuzidianluzuozaitongyikuai PCB 上，但一般都分成射頻電路區和數字電路區
，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。

 

58、對於射頻部分，中頻部分和低頻電路部分部署在同一 PCB 上，mentor 有什麼解決方案？

Mentor 的板級係統設計軟件
，除了基本的電路設計功能外
，還有專門的 RF 設計模塊。在 RF 原理圖設計模塊中，提供參數化的器件模型，並且提供和 EESOFT 等射頻電路分析仿真工具的雙向接口；在 RF LAYOUT 模塊中，提供專門用於射頻電路布局布線的圖案編輯功能
，也有和 EESOFT 等射頻電路分析仿真工具的雙向接口，對於分析仿真後的結果可以反標回原理圖和 PCB。同時，利用 Mentor 軟ruan件jian的de設she計ji管guan理li功gong能neng，可ke以yi方fang便bian的de實shi現xian設she計ji複fu用yong
，設she計ji派pai生sheng，和he協xie同tong設she計ji。大da大da加jia速su混hun合he電dian路lu設she計ji進jin程cheng。手shou機ji板ban是shi典dian型xing的de混hun合he電dian路lu設she計ji，很hen多duo大da型xing手shou機ji設she計ji製zhi造zao商shang都dou利li用yong Mentor 加安傑倫的 eesoft 作為設計平台。

 

59、mentor 的產品結構如何？

Mentor Graphics 的 PCB 工具有 WG(原 veribest)係列和 Enterprise(boardstation)係列。

 

60、Mentor 的 PCB 設計軟件對 BGA、PGA
、COB 等封裝是如何支持的
？

Mentor 的 autoactive RE 由收購得來的 veribest 發展而來
，是業界第一個無網格，任意角度布線器。眾所周知
，對於球柵陣列

，COB 器件，無網格，任意角度布線器是解決布通率的關鍵。在最新的autoactive RE 中，新增添了推擠過孔

，銅箔，REROUTE 等功能

，使它應用更方便。另外，他支持高速布線，包括有時延要求信號布線和差分對布線。

 

61、Mentor 的 PCB 設計軟件對差分線隊的處理又如何
？

Mentor 軟ruan件jian在zai定ding義yi好hao差cha分fen對dui屬shu性xing後hou，兩liang根gen差cha分fen對dui可ke以yi一yi起qi走zou線xian，嚴yan格ge保bao證zheng差cha分fen對dui線xian寬kuan，間jian距ju和he長chang度du差cha，遇yu到dao障zhang礙ai可ke以yi自zi動dong分fen開kai
，在zai換huan層ceng時shi可ke以yi選xuan擇ze過guo孔kong方fang式shi。

 

62、在一塊 12 層 PCb 板上，有三個電源層 2.2v，3.3v,5v，將三個電源各作在一層，地線該如何處理
？

一(yi)般(ban)說(shuo)來(lai)，三(san)個(ge)電(dian)源(yuan)分(fen)別(bie)做(zuo)在(zai)三(san)層(ceng)，對(dui)信(xin)號(hao)質(zhi)量(liang)比(bi)較(jiao)好(hao)。因(yin)為(wei)不(bu)大(da)可(ke)能(neng)出(chu)現(xian)信(xin)號(hao)跨(kua)平(ping)麵(mian)層(ceng)分(fen)割(ge)現(xian)象(xiang)。跨(kua)分(fen)割(ge)是(shi)影(ying)響(xiang)信(xin)號(hao)質(zhi)量(liang)很(hen)關(guan)鍵(jian)的(de)一(yi)個(ge)因(yin)素(su)
，而(er)仿(fang)真(zhen)軟(ruan)件(jian)一(yi)般(ban)都(dou)忽(hu)略(lve)了(le)它(ta)。對(dui)於(yu)電(dian)源(yuan)層(ceng)和(he)地(di)層(ceng)，對(dui)高(gao)頻(pin)信(xin)號(hao)來(lai)說(shuo)都(dou)是(shi)等(deng)效(xiao)的(de)。在(zai) 實 際 中，除了考慮信號質量外，電 源 平 麵 耦 合 ( 利 用 相鄰地平麵降低電源平麵交流阻抗)
，層疊對稱，都是需要考慮的因素。

 

63、PCB 在出廠時如何檢查是否達到了設計工藝要求？

很多 PCB 廠家在 PCB 加工完成出廠前，都要經過加電的網絡通斷測試，以確保所有聯線正確。同時，越來越多的廠家也采用 x 光測試，檢查蝕刻或層壓時的一些故障。對於貼片加工後的成品板，一般采用 ICT測試檢查，這需要在 PCB 設計時添加 ICT 測試點。如果出現問題，也可以通過一種特殊的 X 光檢查設備排除是否加工原因造成故障。

 

64
、“機構的防護”是不是機殼的防護
？

是的。機殼要盡量嚴密，少用或不用導電材料，盡可能接地。

 

65

、在芯片選擇的時候是否也需要考慮芯片本身的 esd 問題
？

不論是雙層板還是多層板
，都應盡量增大地的麵積。在選擇芯片時要考慮芯片本身的 ESD 特te性xing，這zhe些xie在zai芯xin片pian說shuo明ming中zhong一yi般ban都dou有you提ti到dao

，而er且qie即ji使shi不bu同tong廠chang家jia的de同tong一yi種zhong芯xin片pian性xing能neng也ye會hui有you所suo不bu同tong。設she計ji時shi多duo加jia注zhu意yi，考kao慮lv的de全quan麵mian一yi點dian


，做zuo出chu電dian路lu板ban的de性xing能neng也ye會hui得de到dao一yi定ding的de保bao證zheng。但dan ESD 的問題仍然可能出現，因此機構的防護對ESD 的防護也是相當重要的。

 

66、在做 pcb 板的時候，為了減小幹擾，地線是否應該構成閉和形式？

在做 PCB 板的時候
，一般來講都要減小回路麵積
，以便減少幹擾，布地線的時候，也不 應布成閉合形式，而是布成樹枝狀較好，還有就是要盡可能增大地的麵積。

 

67
、如果仿真器用一個電源
，pcb 板用一個電源，這兩個電源的地是否應該連在一起
？

如果可以采用分離電源當然較好，因為如此電源間不易產生幹擾，但大部分設備是有具體要求的。既然仿真器和 PCB 板用的是兩個電源，按我的想法是不該將其共地的。

 

68、一個電路由幾塊 pcb 板構成
，他們是否應該共地？

一個電路由幾塊 PCB goucheng
，duobanshiyaoqiugongdide
，yinweizaiyigedianluzhongyongjigedianyuanbijingshibutaishijide。danruguoniyoujutidetiaojian

，keyiyongbutongdianyuandangranganraohuixiaoxie。

 

69
、設計一個手持產品，帶 LCD，外殼為金屬。測試 ESD 時，無法通過 ICE-1000-4-2 的測試
，CONTACT 隻能通過 1100V，AIR 可以通過 6000V。ESD 耦合測試時，水平隻能可以通過 3000V
，垂直可以通過 4000V 測試。CPU 主頻為 33MHZ。有什麼方法可以通過 ESD 測試？

手持產品又是金屬外殼
，ESD 的問題一定比較明顯，LCD 也恐怕會出現較多的不良現象。如果沒辦法改變現有的金屬材質，則建議在機構內部加上防電材料，加強 PCB 的地
，同時想辦法讓 LCD 接地。當然，如何操作要看具體情況。

 

70、設計一個含有 DSP，PLD 的係統，該從那些方麵考慮 ESD？

就一般的係統來講，主要應考慮人體直接接觸的部分，在電路上以及機構上進行適當的保護。至於ESD 會對係統造成多大的影響
，那還要依不同情況而定。幹燥的環境下，ESD 現象會比較嚴重
，較敏感精細的係統，ESD 的影響也會相對明顯。雖然大的係統有時 ESD 影響並不明顯
，但設計時還是要多加注意，盡量防患於未然。