電磁兼容EMC是電子、電(dian)氣(qi)設(she)備(bei)或(huo)係(xi)統(tong)的(de)一(yi)種(zhong)重(zhong)要(yao)技(ji)術(shu)性(xing)能(neng)。所(suo)謂(wei)電(dian)磁(ci)兼(jian)容(rong)性(xing)是(shi)指(zhi)設(she)備(bei)或(huo)係(xi)統(tong)能(neng)在(zai)所(suo)處(chu)的(de)電(dian)磁(ci)環(huan)境(jing)中(zhong)正(zheng)常(chang)工(gong)作(zuo)，同(tong)時(shi)又(you)不(bu)對(dui)該(gai)環(huan)境(jing)中(zhong)的(de)其(qi)他(ta)任(ren)何(he)事(shi)物(wu)構(gou)成(cheng)幹(gan)擾(rao)的(de)能(neng)力(li)。

 

基於DSP的控製係統是一個高速複雜的數模混合係統，在工業過程中會受到各種幹擾

，使得係統不能正常運行。同時
，DSP係統又不可避免地向外輻射電磁波，對周圍的電子設備產生幹擾。因此，抑製係統的電磁幹擾，提高係統電磁兼容性
，成為設計DSP控製係統必須考慮的因素［1］。筆者在教學中發現
，學生對EMC的理解不夠透徹
，對EMC設計了解太少。本文旨在通過對DSP控製係統中EMC設計實例的分析，加深學生對電磁兼容技術的理解。

 

1 電磁兼容技術

 

電磁兼容主要包括兩方麵內容：電磁幹擾EMI和電磁耐受性EMS
，如圖1所示。從圖1可ke以yi看kan出chu，電dian磁ci兼jian容rong問wen題ti主zhu要yao從cong傳chuan導dao和he輻fu射she兩liang方fang麵mian進jin行xing分fen析xi。電dian子zi係xi統tong電dian磁ci兼jian容rong設she計ji的de目mu標biao就jiu是shi找zhao到dao一yi種zhong性xing價jia比bi最zui優you的de方fang式shi

，來lai降jiang低di受shou試shi設she備bei［2］EUT對外發射的電磁幹擾強度，並提高受試設備自身的電磁幹擾耐受性。

 

　　

圖1 電磁兼容基本內容

 

無論是複雜的係統還是簡單的電子元件，任何一個電磁幹擾的產生都必須具備三要素［3］：電磁幹擾源、傳播途徑和敏感設備。其傳播途徑包括無線輻射、有線傳導及地線耦合，如圖2所示。

 

　　

圖2 電磁幹擾三要素

 

上shang圖tu給gei出chu三san要yao素su之zhi間jian的de關guan係xi
，電dian磁ci幹gan擾rao源yuan產chan生sheng的de電dian磁ci幹gan擾rao，在zai一yi定ding條tiao件jian下xia
，通tong過guo一yi定ding的de傳chuan播bo途tu徑jing到dao達da敏min感gan設she備bei，從cong而er對dui敏min感gan設she備bei產chan生sheng幹gan擾rao。

 

為(wei)分(fen)析(xi)和(he)設(she)計(ji)電(dian)子(zi)係(xi)統(tong)或(huo)設(she)備(bei)的(de)電(dian)磁(ci)兼(jian)容(rong)性(xing)，必(bi)須(xu)分(fen)清(qing)這(zhe)三(san)要(yao)素(su)。複(fu)雜(za)的(de)係(xi)統(tong)中(zhong)幹(gan)擾(rao)源(yuan)和(he)敏(min)感(gan)設(she)備(bei)間(jian)並(bing)沒(mei)有(you)明(ming)顯(xian)的(de)界(jie)線(xian)，很(hen)可(ke)能(neng)同(tong)時(shi)存(cun)在(zai)多(duo)個(ge)幹(gan)擾(rao)源(yuan)。幹(gan)擾(rao)的(de)傳(chuan)播(bo)也(ye)會(hui)存(cun)在(zai)很(hen)多(duo)渠(qu)道(dao)，既(ji)有(you)傳(chuan)導(dao)耦(ou)合(he)
，也(ye)有(you)輻(fu)射(she)耦(ou)合(he)。

 

 

xinhaowanzhengxingshizhichuanshudexinhaozhiliangjixinhaodingshidezhunquexing，jizaiyaoqiudeshijianneixinhaowanzhengdicongshiduanchuanshudaozhongduan。xinhaowanzhengxingqueshibushiyoudanyiyuansuyinqide
，ershixitongzhongdeduogeyinsugongtongjuedingde。

 

在高速數字係統中，導線已不僅是單純的導體，而是一條具有分布參數的傳輸線。高速數字係統的信號互連較複雜
，布線密度大。係統中各導體間的串擾、多電源間的幹擾

、D/A間的幹擾等都成為影響信號完整性的因素。

 

 

典型的DSP控製係統如圖3所示。該係統由DSP芯片（包括DSP控製核心
、DSP片內外設ADC模塊和I/O模塊等）、同DSP片內外設I/O模塊相連的驅動模塊、信號采集模塊以及被控製對象組成。

　

圖3 典型DSP控製係統

 

3.1 DSP控製係統的電磁幹擾分析

 

DSP控製係統的電磁幹擾信號會通過多種渠道進入係統，既可以以場的形式從空間耦合到係統，也可以沿各種線路侵入係統。

 

DSP控kong製zhi係xi統tong的de工gong作zuo頻pin率lv較jiao高gao，使shi得de係xi統tong的de中zhong各ge分fen布bu電dian容rong和he分fen布bu電dian感gan對dui係xi統tong的de影ying響xiang不bu可ke忽hu視shi。外wai界jie以yi及ji係xi統tong內nei部bu間jian的de信xin號hao可ke以yi通tong過guo導dao體ti間jian的de分fen布bu電dian容rong和he分fen布bu電dian感gan耦ou合he到dao其qi他ta回hui路lu，耦ou合he原yuan理li如ru圖tu4和圖5所示。

 

　　

圖4 電容耦合原理

 

　

圖5 電感耦合原理

 

圖4所示導體1和導體2可以分別表示印刷電路板的時鍾線和數據線，兩導體對地都有分布電容C1g和C2g，兩導體之間有分布電容C。分布電容C

 

把兩導體連接在一個電路中，使得流經兩導體的信號產生串擾。

 

假設圖示的等效電路中，幹擾源電壓為Ui，則其耦合到導體回路2中的電壓為

 

  （1）

 

式中
，X是Ui的角頻率;R是導體2的電阻值。

 

若R很小，且滿足

 

 

則

 

  （2）

 

上式表明
，在導體2低阻時
，電容耦合幹擾隻與兩導體間的耦合電容C有關

，在幹擾源電壓和頻率恒定的情況下

，我們可以通過導體的合適接地、屏蔽或隔離來減小C從而減小耦合電壓U2。

 

若R很大
，且滿足 

 

 

則有

 

  （3）

 

上式表明在導體2高阻時，電容耦合幹擾不僅與導體間耦合電容C有關
，還與導體2對地的容C2g有關。

 

圖5表示回路1中有交變電流I1流過時
，產生的交變磁通通過回路2產生感應電動勢
，對回路2產生電磁幹擾。

 

圖中幹擾源I1在負載阻抗Z1和Z2上產生的幹擾電壓分別為

 

　　

 

式中，M為互感係數，S為回路2的回路麵積
，B為角頻率為X的正弦磁通密度有效值，H為磁通與回路2的夾角。

 

由式（4）和式（5）可知，減小B、S和cosH可以減小電感耦合幹擾。

 

另(ling)外(wai)，係(xi)統(tong)內(nei)部(bu)的(de)數(shu)字(zi)電(dian)源(yuan)和(he)模(mo)擬(ni)電(dian)源(yuan)引(yin)起(qi)的(de)電(dian)磁(ci)幹(gan)擾(rao)也(ye)非(fei)常(chang)嚴(yan)重(zhong)。由(you)於(yu)電(dian)源(yuan)內(nei)阻(zu)的(de)存(cun)在(zai)，幹(gan)擾(rao)信(xin)號(hao)都(dou)會(hui)通(tong)過(guo)電(dian)源(yuan)內(nei)阻(zu)或(huo)地(di)耦(ou)合(he)電(dian)阻(zu)形(xing)成(cheng)互(hu)擾(rao)，即(ji)所(suo)謂(wei)的(de)公(gong)共(gong)阻(zu)抗(kang)幹(gan)擾(rao)［5］
，如圖6所示。

　　

圖6 公共阻抗耦合

 

從圖6可知，電路1和電路2的電流流經公共阻抗Z時，在其上產生的壓降會使兩個電路彼此產生耦合，從而惡化係統的電磁兼容性。

 

3.2 DSP控製係統抗幹擾設計

 

3.2.1合理設計PCB板減小係統串擾

 

串擾會隨著印刷電路板導線布局密度的增加越趨嚴重，在PCB設計中要盡量做到以下幾點，以此減小串擾的影響。

 

（1）為防止外界幹擾通過圖3所示的信號采集模塊進入係統
，可采用某些器件對信號進行隔離。

 

（2）為減小如圖4所示的兩相鄰導體間的互電容C，可在導體間加接地屏蔽通路，在PCB相鄰層上的布線要互相垂直，以防止層間的電容耦合。

 

（3）為改善電感耦合幹擾，要盡量減小PCB中元件的物理尺寸、並行信號線的長度和信號線到地的參考距離間隔，或增大信號線間距。

 

（4）電路元件要遠離I/O接口及易受幹擾的區域，做到敏感器件（如模擬器件）、強幹擾元件（如功率器件）和數字器件合理分開;讓電源線和地線單獨引出，在電源供給處彙集到一點。必要時
，加濾波器以隔離不同區域的噪聲。

 

（5）PCB布線時模擬電源引腳VCCA和VSSA要區別於數字電源引腳。采用單點接地，引腳的引線盡量短。

 

3.2.2 軟件設計減小DSP係統幹擾

 

由於幹擾的存在，DSP控製係統程序可能會跳轉到某些未知區域，導致程序跳轉錯位。實際應用中，我們可以采取以下措施來提高係統的電磁兼容性。

 

（1）在軟件的所有模塊設置看門狗，一旦軟件跳轉會自動產生複位。

 

（2）對於輸入的開關信號進行延時防抖動，並輔之硬件低通濾波。

 

（3）A/D轉換采用數字濾波

，以防止突發性幹擾。如采用平均法和比較平均法等。

 

（4）利用特有的外設控製字，設置合理的信號邊沿有效作用檢測時間。