全球電子設計創新領先企業Cadence設計係統公司今天宣布推出用於實現電學感知設計的Virtuoso®版圖套件
，它是一種開創性的定製設計方法，能提高設計團隊的設計生產力和定製IC的(de)電(dian)路(lu)性(xing)能(neng)。這(zhe)是(shi)一(yi)種(zhong)獨(du)特(te)的(de)在(zai)設(she)計(ji)中(zhong)實(shi)現(xian)電(dian)學(xue)驗(yan)證(zheng)功(gong)能(neng)，讓(rang)設(she)計(ji)團(tuan)隊(dui)在(zai)創(chuang)建(jian)版(ban)圖(tu)時(shi)即(ji)可(ke)監(jian)控(kong)電(dian)學(xue)問(wen)題(ti)
，而(er)不(bu)用(yong)等(deng)到(dao)版(ban)圖(tu)完(wan)成(cheng)才(cai)能(neng)驗(yan)證(zheng)其(qi)是(shi)否(fou)滿(man)足(zu)最(zui)初(chu)設(she)計(ji)意(yi)圖(tu)。Virtuoso版圖套件EAD功能在為工程師們縮短多達30%的電路設計周期的同時，還可優化芯片尺寸和性能。

采用這種創新的全新技術，工程師們能實時地從電學方麵分析
、模擬和驗證互連線決定
，從而在電學上建立時便正確的版圖。這種實時的可見性讓工程師們減少了保守的設計行為——或者“過度設計”——這些行為對芯片性能和麵積有負麵影響。

Virtuoso版圖套件EAD可提供：

• 從運行於Virtuoso模擬設計環境的仿真中捕獲電流和電壓，並將這些電學信息傳送給版圖環境的能力。
• 讓電路設計師能設置電學約束條件（例如匹配的電容和電阻）、並允許版圖工程師實時觀察這些約束條件是否得到滿足的管理功能。
• 一個在版圖被創建時即可對它進行快速評估、並提供設計中電學視圖來進行實時分析和優化的
  、內置的互連線寄生參數提取引擎。
• 電遷移（EM）分析
  ，在畫版圖時如果產生任何電遷移問題即提醒版圖工程師注意。
• 部分版圖再仿真，有助於防止錯誤被深藏於密布的版圖
  ，從而盡可能減少重新設計，減少“過度設計”的需要。
• 電路設計師與版圖設計工程師之間更高程度的協作，以實現電學上從建立起即正確的版圖，而不管設計團隊成員身在何處。

“Virtuoso版圖套件EADbiaomingwomenzaizidonghuadingzhishejifangmianqianjinleyidabu
，tongguoduidianxuewentigenggaodeshishikejiandu，rangbantugongchengshiyudianlugongchengshizhijiannengjinxinggenggaoxiaodexiezuo
，”Cadence主管矽實現部門研發的公司高級副總裁Tom Beckley表示。“EAD凸顯了我們對發展Virtuoso平台的重視，確保它能滿足無數依靠它來處理複雜設計難題的工程師們的需要。”