一、前言

隨著係統功率預算的不斷緊縮

，迫切需要新型低功率元器件。對通信基礎設施而言，電路板冷卻、機箱體積小型化以及係統可靠性在係統設計中都起著重要的作用。對 e-應用，電池壽命、熱耗散和小體積尺寸是主要的設計難點。選用智能器件
，輔以正確的設計技巧增加了符合功率預算的可能性。盡管可編程邏輯器件(PLD) 有很好的性能，然而卻以犧牲功耗為代價。Actel公司的抗熔斷型FPGA提供低功耗且高性能應用的理想解決方案。

二
、抗熔斷型FPGA的結構與特點

Actel 公司的抗熔斷型FPGA是用先進的CMOS工藝製作的，內部采用專利的金屬-金屬抗熔斷元件。抗熔斷互連就象純金屬互連一樣，而與用晶體管開關的SRAM 互連截然不同。抗熔斷結構消除了CRAM互連開關中圖騰柱結構的功耗，並且縮小了器件的尺寸，使全部連線資源都位於矽片的頂部。這種結構可以更形象地用掩 埋在金屬層上的“模塊海洋”來描述
，極大地減少了芯片的尺寸以及開關的電阻與電容，從而降低了功耗(圖1)。


分段式連線資源

該 leiqijiancaiyongfenduanshilianxianziyuan，qirongliangshilianxiandechangdu，kuanduhefuzaidehanshu。fenduanshilianxianjiaoquanchangshiduan，yinerdianrongyejiaoxiao。fenduanjiegouhaiyunxuqieduanweishiyonglianxian，jinyibujianxiaole 電dian容rong。當dang信xin號hao需xu要yao傳chuan輸shu較jiao長chang距ju離li時shi
，可ke將jiang多duo個ge線xian段duan連lian接jie在zai一yi起qi，這zhe是shi通tong過guo連lian線xian開kai關guan完wan成cheng的de。由you於yu這zhe類lei開kai關guan是shi快kuai速su且qie低di功gong耗hao的de
，因yin此ci不bu會hui增zeng加jia功gong耗hao與yu延yan時shi。eX以及 SX/SX-A結構采用稱為Fastconnet與Directconnect兩種創新的局部連線資源將邏輯塊連接在一起。此外
，器件還具有由不同段長度 組成的其它連線資源
，以備需要較長距離的連線信號連接使用。

低功耗模式引腳

eX器件提供一個專用的低功耗引腳
，這是降低功耗的又一種手段。它能關閉所有的內部電荷泵
，將靜態電流降低至幾乎為0。當然用戶必須細心地處理某些邊緣效應，這將在下文詳細討論。

細晶粒結構

粗 晶粒PLD與FPGA邏輯的效率比Actel細晶粒邏輯塊低，因而浪費了很多邏輯功能。Actel eX
，SX/SX-A係列是在細晶粒4輸入MUX基本結構上構建的，且備有多個控製輸入。一個單元能實現多達5個輸入的邏輯功能，使邏輯映射功能更有效。 這種細晶粒結構與大量的且分段的連線資源相結合，有助於在不犧牲性能的前提下降低功耗。

非易失性與通電時即時工作

由於 Actel FPGA采cai用yong抗kang熔rong斷duan技ji術shu
，本ben質zhi上shang是shi非fei易yi失shi性xing的de，在zai通tong電dian時shi能neng即ji時shi工gong作zuo，器qi件jian在zai通tong電dian序xu列lie中zhong無wu需xu進jin行xing重zhong構gou，信xin息xi是shi永yong久jiu性xing編bian程cheng的de，信xin息xi的de存cun儲chu與yu保bao持chi不bu消xiao耗hao電dian流liu，從cong 而減小靜態電流，降低功耗。器件不必攜帶通電係統引導程序的PROM，因而是一種高性能的單片解決方案。
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三
、降低功耗的設計技巧

基 於CMOS的設計主要消耗三類切率：內部的(短路)、漏電的(靜態的)以及開關的(電容)。當門電路瞬變時，VDD與地之間短路連接消耗內部功率。漏電功 耗是CMOS工藝普遍存在的寄生效應引起的。而開關功耗則是自負載電容,放電造成的。開關功耗與短路功耗合在一起稱為動態功耗。下麵介紹降低靜態功耗和動 態功耗的設計技巧。

降低靜態功耗

雖然靜態電流與動態電流相比可以忽略不計，然而對電池供電的手持設備就顯得十分重要，在 設備通電而不工作時更是如此。靜態電流的因素眾多，包括處於沒有完全關斷或接通的狀態下的I/O以及內部晶體管的工作電流、內部連線的電阻、輸入與三態電 驅(qu)動(dong)器(qi)上(shang)的(de)拉(la)或(huo)下(xia)拉(la)電(dian)阻(zu)。在(zai)易(yi)失(shi)性(xing)技(ji)術(shu)中(zhong)，保(bao)持(chi)編(bian)程(cheng)信(xin)息(xi)也(ye)需(xu)一(yi)定(ding)的(de)靜(jing)態(tai)功(gong)率(lv)。抗(kang)熔(rong)斷(duan)是(shi)一(yi)種(zhong)非(fei)易(yi)失(shi)性(xing)技(ji)術(shu)
，因(yin)此(ci)信(xin)息(xi)存(cun)儲(chu)不(bu)消(xiao)耗(hao)靜(jing)態(tai)電(dian)流(liu)。

下麵介紹幾種降低靜態功耗的設計方法：

·驅動輸入應有充分的電壓電平，因而所有晶體管都是完全通導或關閉的。

·由於I/O線上的上拉或下拉電阻要消耗一定的電流


，因此盡量避免使用這些電阻。

·少用驅動電阻或雙極晶體管
，這些器件需維持一個恒定電流，從而增加了靜態電流。

·將時鍾引腳按參數表推薦條件連接至低電平。懸空的時鍾輸入會大大增加靜態電流。

·在將設計劃分為多個器件時，減少器件間I/O的使用。

eX器件LP方式引腳的使用
Actel eX係列設計了特殊的低功率“休眠”模式。在該引腳驅動至高電平800ns後，器件進入極低功率待機模式，待機電流小於100μA。在低功率模式下，所有 I/O(除時鍾輸入外)都處於三態，而內核全部斷電。由於內核被斷電，觸發器中存儲的信息會丟失，在進入工作模式(在引腳驅動至低平200ms後)時，用 戶需再次對器件初始化。同樣
，用戶也應關閉所有通過CLKA、CLKB以及HCLK輸入的時鍾。然而這些時鍾並不處於三態，時鍾就可進入器件，從而增加功 耗，因此在低功率模式下，時鍾輸入必須處於邏輯0或邏輯1。

有時用戶很難阻止時鍾進入器件。在此場合
，用戶可使用與CLKA或CLKA相鄰的正常輸入引腳並在設計中加進CLKINT。這樣，時鍾將通過靠近時鍾引腳的正常輸入進入器件，再通過CLKINT向器件提供時鍾資源。

采用這種輸入電路後，由於常規I/O是三態的，因此用戶不必擔心時鍾進入器件。當然，增加一級門電路會產生0.6ns的較大時鍾延時
，幸好這在多數低功率設計中是可以接受的。注意應將與CLKINT緩衝器相關的CLKA或CLKB引腳接地。

此外還要注意，CLKINT隻可用作連線時鍾，HCLK並不具備將內部走線網連接到HCLK的能力，因而HCLK資源不能被常規輸入驅動。換句話說
，如果使用LP引腳就不能使用HCLK;使用HCLK時就應在外部截斷時鍾信號。

降低動態功耗

動 態功耗是在時鍾工作且輸入正在開關時的功耗。對CMOS電路
，動態功耗基本上確定了總功耗。動態功耗包括幾個成分，主要是電容負載充電與放電(內部與 I/O)以及短路電流。多數動態功率是內部或外部電容向器件充
、放電消耗的。如果器件驅動多個I/O負載，大量的動態電流構成總功耗的主要部分。

對設計中給定的驅動器，動態功耗由下式計算

p=CL×V 2 DD×f

式中
，CL是電容負載
，VDD是電源電壓，f則是開關頻率。總功耗是每個驅動器功耗之總和。

由於VDD是固定的，降低內部功耗就要降低平均邏輯開關頻率
，減少每個時鍾沿處的邏輯開關總數、jianshaolianxianwangluo
，tebieshigaopinxinhaolianxianwangluozhongdedianrongzhi。duidigonglvsheji，xuyaocongxitongzhigongyidemeigeshejijibiezhongcaiquxiangyingyufangcuoshi，jibieyuegao，xiaoguoyuehao。
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四
、減少開關活動量的設計方法

減少開關動作可在設計流程中的各個級別加以控製。當然，在設計周期最初階段的結構確定影響最大。設計者應統盤考慮時鍾門控、總線時分複用、減少毛刺

、使用功率低的數據通路元件、減少高開關信號的邏輯電平等。下麵敘述某些常用的技巧。

時鍾門控

這 是(shi)最(zui)廣(guang)泛(fan)使(shi)用(yong)的(de)方(fang)法(fa)，即(ji)在(zai)器(qi)件(jian)末(mo)使(shi)用(yong)時(shi)截(jie)斷(duan)時(shi)鍾(zhong)來(lai)降(jiang)低(di)功(gong)耗(hao)。然(ran)而(er)正(zheng)確(que)地(di)截(jie)斷(duan)時(shi)鍾(zhong)十(shi)分(fen)重(zhong)要(yao)。門(men)控(kong)信(xin)號(hao)與(yu)門(men)控(kong)邏(luo)輯(ji)應(ying)正(zheng)確(que)地(di)設(she)計(ji)，以(yi)消(xiao)除(chu)時(shi)鍾(zhong)線(xian)上(shang)的(de)任(ren)何(he)毛(mao)刺(ci)。再(zai) 者zhe，門men控kong邏luo輯ji會hui增zeng加jia時shi鍾zhong的de延yan時shi
，影ying響xiang建jian立li時shi間jian與yu保bao持chi時shi間jian。由you於yu抗kang熔rong斷duan是shi一yi種zhong極ji快kuai速su的de技ji術shu，引yin入ru的de延yan時shi很hen小xiao且qie容rong易yi控kong製zhi。在zai使shi用yong時shi鍾zhong門men控kong時shi，用yong戶hu應ying仔zai細xi地di安an置zhi 門控邏輯，將時鍾網絡的延時降低到最小限度。典型的門控邏輯如圖3所示。

防護技巧

這 是shi一yi種zhong在zai塊kuai輸shu出chu不bu用yong時shi防fang止zhi輸shu入ru信xin號hao使shi塊kuai開kai關guan工gong作zuo的de技ji巧qiao。例li如ru考kao慮lv一yi個ge乘cheng法fa器qi

，它ta的de輸shu出chu僅jin在zai某mou些xie特te定ding條tiao件jian下xia才cai使shi用yong。在zai此ci場chang合he可ke增zeng添tian一yi個ge鎖suo存cun器qi，這zhe樣yang每mei當dang輸shu出chu 不用時
，乘法器的輸入將阻止不必要的開關動作帶入乘法器(圖4)。一個鎖存器隻需一個組合單元
，並不占用過多芯片麵積。

總線複用

高 密mi度du設she計ji的de布bu局ju必bi須xu留liu有you空kong地di並bing相xiang當dang地di展zhan開kai，才cai可ke完wan成cheng，這zhe便bian導dao致zhi連lian線xian長chang
，每mei個ge線xian上shang開kai關guan多duo
，這zhe些xie因yin素su產chan生sheng不bu良liang的de時shi序xu結jie果guo並bing增zeng加jia了le功gong耗hao。此ci外wai，塊kuai中zhong的de邏luo輯ji趨qu向xiang於yu 分fen類lei集ji結jie在zai一yi起qi，總zong線xian跨kua越yue不bu同tong塊kuai時shi需xu走zou過guo較jiao長chang的de距ju離li。在zai一yi個ge設she計ji中zhong采cai用yong時shi分fen複fu用yong寬kuan總zong線xian技ji術shu，可ke減jian少shao總zong線xian的de數shu量liang，有you利li於yu時shi序xu和he功gong耗hao。再zai者zhe，在zaiDSP設計中， 數據是相關的
，這表明大多數數據位並未改變狀態。攜帶相關數據的總線應盡量複用在一起，進一步減少MUX、DEMUX邏輯中的開關活動(圖5)。

減少毛刺與流水作業

毛 刺ci是shi信xin號hao趨qu於yu穩wen定ding前qian不bu必bi要yao的de開kai關guan動dong作zuo。每mei個ge時shi鍾zhong沿yan改gai變bian了le寄ji存cun器qi間jian組zu合he邏luo輯ji的de輸shu入ru。對dui每mei個ge節jie點dian而er言yan
，不bu同tong的de輸shu入ru路lu徑jing有you不bu同tong的de延yan時shi，它ta將jiang多duo次ci改gai變bian狀zhuang態tai。節jie點dian上shang 的毛刺與該節點的邏輯深度，也就是節點至最初輸入的邏輯門個數有關。到達節點的邏輯錐體越深、越寬
，毛刺也越多。降低邏輯深度
，減少邏輯錐體的開關輸入可 減少這類毛剌。流水線、時序驅動合成以及邏輯單元的合理映射能減少邏輯級的數量。

流水線是又一種技巧
，它在很長組合路徑的中點引入寄存 器。寄存器會增加等待時間，卻能增加速度
，減少邏輯級。引入附加寄存器增加了一定的功耗
，然而能極大地減少毛剌。例如，一個用ACTGEN生成的流水線 16×16位不帶符號乘法器所消耗的功率比未使用流水線的同樣器件少。

降低頻繁開關轉換信號的邏輯深度

重新安排“if-else”表biao達da式shi
，用yong戶hu可ke將jiang毛mao刺ci或huo快kuai變bian化hua信xin號hao移yi至zhi邏luo輯ji錐zhui體ti的de後hou部bu。這zhe樣yang既ji減jian少shao開kai關guan動dong作zuo的de傳chuan播bo，又you降jiang低di了le功gong耗hao。在zai合he成cheng時shi
，合he成cheng工gong具ju總zong是shi試shi圖tu降jiang低di高gao開kai關guan概gai率lv輸shu入ru信xin號hao的de邏luo輯ji級ji，當dang輸shu入ru具ju有you同tong等deng開kai關guan概gai率lv時shi，最zui好hao采cai用yong平ping衡heng樹shu來lai合he成cheng邏luo輯ji。

選擇功率低的數據通路元件

不 同的數據通路元件對功耗產生不同的影響。例如
，脈動進位具有少扇出，從而減少了邏輯麵積，降低了功耗;然而它又使用了深開關傳播
，因此就有一個利弊權衡， 折衷考慮。譯碼器通常是重負荷的
，向它提供一個使能信號可在譯碼器不使用時防止輸出的不必要開關動作。對計數器
，Gray計數器具有最低開關率

，應經常使 用。對內部存儲器尋址，也應使用Gray尋址。

狀態機編碼

狀態機在傳統上是按二進製 編碼的。然而采用Gray編碼，相鄰狀態可減少瞬變的次數。有時不可能在所有狀態中使用Gray編碼，則應在狀態矢量中增加觸發器的數量以減少開關的次 數。另一種方法是使用one-hot編碼
，雖然該編碼使用的觸發器較多，即可減少組合邏輯的使用，在帶多個輸出且每個輸出是幾個狀態的函數的狀態機中更是 如此。根據狀態機的形式
，設計者可在Gray、One-hot或二進製間進行選擇。

使用異步邏輯

雖 然並不經常推薦使用異步邏輯
，有時它也能降低功耗。一個例子是前文已提及的時鍾門控。時鍾大約消耗30%的總動態功率。在eX、SX/SX-A係列中，每 個序列元件具有連線時鍾的時鍾選擇邏輯
、一個硬連時鍾(HCLK)或常規連線資源。對每個已使用的觸發器，它的時鍾選擇邏輯以時鍾速率開關。減少時鍾輸入 開(kai)關(guan)有(you)助(zhu)於(yu)降(jiang)低(di)功(gong)耗(hao)。例(li)如(ru)一(yi)個(ge)異(yi)步(bu)二(er)進(jin)製(zhi)計(ji)數(shu)器(qi)的(de)功(gong)耗(hao)僅(jin)為(wei)同(tong)步(bu)計(ji)數(shu)器(qi)的(de)一(yi)半(ban)。當(dang)然(ran)
，異(yi)步(bu)邏(luo)輯(ji)會(hui)帶(dai)來(lai)諸(zhu)如(ru)競(jing)爭(zheng)狀(zhuang)態(tai)
，保(bao)持(chi)時(shi)間(jian)出(chu)錯(cuo)的(de)時(shi)序(xu)問(wen)題(ti)。因(yin)此(ci)使(shi)用(yong)異(yi)步(bu)邏(luo) 輯時特別推薦運行極小-極大條件下的時序模擬法。

降低時鍾速率

雖然時鍾速率是固定 的de，有you時shi也ye可ke采cai用yong低di速su並bing行xing而er不bu是shi高gao速su串chuan行xing的de方fang案an。上shang文wen已yi提ti及ji，每mei個ge觸chu發fa器qi都dou有you相xiang應ying的de時shi鍾zhong選xuan擇ze邏luo輯ji，時shi鍾zhong切qie耗hao占zhan總zong功gong耗hao的de很hen大da一yi部bu分fen。任ren何he旨zhi在zai減jian少shao時shi鍾zhong開kai關guan動dong 作的措施都有助於降低功耗。由於Actel的模塊和連線結構具有低功率特片，使用附加邏輯模塊來補償較低時鍾速率還是能節省功率的。

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