本項目通過在FPGA上用Verilog語言實現3D影像在LCD的成像
，具有以下優勢：
1、采用可編程的FPGA進行設計，便於設計的更新與升級
，節約成本。
2、緩解CPU在圖形處理方麵的負擔。
3、滿足廣大消費者對3D影像的需求
4
、LCD體積小、質量輕、功耗低

，可以用大規模集成電路直接驅動，可以在明亮環境下顯示，不含射線傷害。

一、實現功能

將IP核劃分為四部分
，這裏我們分別稱之為FPGA1模塊
、FPGA2模塊FPGA3和模塊FPGA4模塊
，模擬CPU發送數據的cpu_module需要我們用Verilog HDL設計。Cpu_module和IP核的幾何變換模塊屬於FPGA1模塊，IP核的光照模塊屬於FPGS2模塊

，FPGA3模塊則包含了IP核圖形管線的圖元裝配模塊
，剔除剪切模塊

、背麵剔除模塊和投影模塊，IP核圖形管線最後兩個模塊光柵化和片段處理屬於PFGA4模塊。

二、硬件設計

通過上麵對整個係統功能要求, 性能要求的分析, 我們可以確定係統的基本硬件結構, 其組成框圖如下所示:

圖1： IP核圖形管線的組成
 

 圖中的cpu module模塊用來模擬圖形應用程序經CPU處理得到渲染列表的過程，它將渲染列表命令以GPU方言的形式送到GPU，並等待圖形管線中8級流水線的處理。整個圖形管線分為兩部分，幾何部分和光柵部分
，圖中的前6個模塊幾何變換、光照、圖元裝配、裁剪、背麵剔除


、投影屬於幾何部分，後2個模塊光柵化和片段處理屬於光柵部分。

三、模塊功能概述

首先是對cpu module送來的數據進行幾何變換，一個三角形圖元由三個頂點構成，每個頂點包含的信息有位置信息

、法線信息、顏色信息等。由於三維空間中的物體都是以頂點的形式描述
，所以幾何變換模塊主要是對舀Begin和glEnd之間的頂點數據流和相關命令的處理，所做的工作包含對頂點坐標的平移、旋轉、縮放。
 
然ran後hou是shi對dui頂ding點dian顏yan色se的de計ji算suan，每mei個ge頂ding點dian都dou可ke以yi有you自zi己ji的de顏yan色se。影ying響xiang物wu體ti顏yan色se的de因yin素su有you幾ji個ge方fang麵mian，一yi是shi環huan境jing光guang照zhao的de影ying響xiang
，二er是shi物wu體ti材cai質zhi本ben身shen對dui光guang源yuan進jin行xing調tiao製zhi，三san是shi光guang源yuan的de位wei置zhi，因yin此ci該gai級ji模mo塊kuai有you很hen多duo需xu要yao根gen據ju渲xuan染ran列lie表biao中zhong的de命ming令ling設she置zhi相xiang應ying的de參can數shu，然ran後hou按an照zhao光guang照zhao原yuan理li和he各ge個ge模mo型xing參can數shu計ji算suan出chu頂ding點dian的de顏yan色se。頂ding點dian的de坐zuo標biao位wei置zhi和he顏yan色se信xin息xi有you了le以yi後hou就jiu需xu要yao將jiang單dan獨du的de頂ding點dian數shu據ju組zu裝zhuang成cheng一yi個ge個ge圖tu元yuan
，OpenGL支持的圖元有點、線、三角形
、折線、線環、三角形帶和三角形扇等。我們的IPhemuqianzhikaolvleduisanjiaoxingtuyuandechuli
，yinweisanjiaoxingshizuijibendetuyuan，qitatuyuanzhiyaozaituyuanzhuangpeiyijizuoyixiechulijiukeyizhuanhuaweiduisanjiaoxingtuyuandechuli，dianhexianduandechulibisanjiaoxingdechulijiandan
，zhishizaiguangzhahuayijishaoyoubutong，eryixiefuzatuyuanzekeyifenjiechengsanjiaoxingtuyuanlaichuli。
 
圖tu元yuan裝zhuang配pei完wan成cheng以yi後hou就jiu應ying該gai對dui不bu在zai視shi景jing體ti內nei的de圖tu元yuan進jin行xing剔ti除chu，對dui部bu分fen在zai視shi景jing體ti內nei的de圖tu元yuan進jin行xing剪jian切qie。由you於yu視shi野ye的de限xian製zhi，人ren不bu可ke能neng同tong時shi看kan到dao所suo有you的de物wu體ti，舉ju例li來lai說shuo
，你ni不bu可ke能neng看kan到dao自zi己ji背bei後hou是shi什shen麼me物wu體ti
，因yin此ci在zai圖tu形xing學xue中zhong用yong視shi景jing體ti來lai模mo擬ni視shi野ye的de限xian製zhi，將jiang一yi些xie不bu顯xian示shi的de圖tu元yuan剔ti除chu剪jian切qie掉diao，以yi避bi免mian後hou級ji不bu必bi要yao的de計ji算suan，減jian輕qing後hou級ji的de負fu擔dan。
 
背bei麵mian剔ti除chu模mo塊kuai的de工gong作zuo是shi判pan斷duan圖tu元yuan的de正zheng反fan麵mian
，根gen據ju需xu要yao顯xian示shi我wo們men希xi望wang看kan到dao的de那na一yi麵mian。因yin為wei雖sui然ran在zai視shi景jing體ti外wai麵mian的de圖tu元yuan被bei剪jian切qie掉diao了le
，但dan是shi並bing不bu意yi味wei著zhe所suo有you剩sheng下xia的de圖tu元yuan都dou會hui被bei顯xian示shi出chu來lai，比bi如ru一yi枚mei硬ying幣bi，當dang印yin有you人ren頭tou的de一yi麵mian對dui著zhe我wo們men的de時shi候hou，另ling一yi麵mian的de字zi就jiu不bu能neng呈cheng現xian在zai我wo們men麵mian前qian
，後hou級ji的de處chu理li也ye就jiu不bu需xu要yao考kao慮lv有you字zi的de那na一yi麵mian。
 
前(qian)麵(mian)五(wu)級(ji)的(de)處(chu)理(li)對(dui)象(xiang)都(dou)是(shi)三(san)維(wei)空(kong)間(jian)中(zhong)的(de)頂(ding)點(dian)數(shu)據(ju)，但(dan)我(wo)們(men)的(de)顯(xian)示(shi)設(she)備(bei)隻(zhi)是(shi)二(er)維(wei)的(de)
，這(zhe)就(jiu)需(xu)要(yao)我(wo)們(men)將(jiang)視(shi)景(jing)體(ti)中(zhong)的(de)三(san)維(wei)圖(tu)元(yuan)映(ying)射(she)到(dao)二(er)維(wei)平(ping)麵(mian)上(shang)，投(tou)影(ying)交(jiao)換(huan)模(mo)塊(kuai)的(de)作(zuo)用(yong)就(jiu)在(zai)於(yu)此(ci)。至(zhi)此(ci)三(san)維(wei)圖(tu)元(yuan)就(jiu)變(bian)成(cheng)了(le)二(er)維(wei)的(de)圖(tu)元(yuan)，後(hou)麵(mian)兩(liang)級(ji)就(jiu)隻(zhi)需(xu)要(yao)對(dui)二(er)維(wei)圖(tu)元(yuan)進(jin)行(xing)處(chu)理(li)。
 
光guang柵zha化hua一yi級ji需xu要yao將jiang二er維wei圖tu元yuan的de坐zuo標biao變bian換huan成cheng整zheng數shu
，因yin為wei顯xian示shi設she備bei的de光guang柵zha是shi離li散san的de點dian陣zhen，該gai級ji還hai需xu要yao做zuo的de工gong作zuo是shi填tian充chong圖tu元yuan的de內nei部bu

，另ling外wai圖tu元yuan邊bian緣yuan的de反fan走zou樣yang也ye需xu要yao在zai該gai級ji完wan成cheng。經jing過guo該gai級ji的de處chu理li，二er元yuan圖tu元yuan就jiu變bian成cheng了le離li散san的de片pian元yuan數shu據ju，即ji人ren們men常chang說shuo的de像xiang素su數shu據ju
，每mei個ge像xiang素su數shu據ju都dou和he顯xian示shi設she備bei光guang柵zha上shang的de某mou個ge點dian一yi一yi對dui應ying。
 
最(zui)後(hou)一(yi)級(ji)是(shi)片(pian)段(duan)處(chu)理(li)，它(ta)的(de)工(gong)作(zuo)就(jiu)是(shi)在(zai)像(xiang)素(su)數(shu)據(ju)送(song)到(dao)幀(zhen)緩(huan)衝(chong)區(qu)之(zhi)前(qian)再(zai)對(dui)像(xiang)素(su)數(shu)據(ju)進(jin)行(xing)篩(shai)選(xuan)
，因(yin)為(wei)隻(zhi)有(you)符(fu)合(he)條(tiao)件(jian)的(de)才(cai)會(hui)被(bei)寫(xie)入(ru)到(dao)幀(zhen)緩(huan)衝(chong)區(qu)中(zhong)。比(bi)如(ru)有(you)一(yi)扇(shan)門(men)，當(dang)門(men)關(guan)起(qi)來(lai)的(de)時(shi)候(hou)我(wo)們(men)就(jiu)看(kan)不(bu)見(jian)門(men)裏(li)的(de)物(wu)體(ti)
，這(zhe)時(shi)隻(zhi)需(xu)將(jiang)描(miao)述(shu)門(men)的(de)像(xiang)素(su)數(shu)據(ju)送(song)到(dao)幀(zhen)緩(huan)衝(chong)區(qu)中(zhong)，門(men)後(hou)麵(mian)的(de)物(wu)體(ti)是(shi)被(bei)門(men)擋(dang)住(zhu)了(le)的(de)，不(bu)應(ying)該(gai)將(jiang)描(miao)述(shu)門(men)後(hou)物(wu)體(ti)的(de)像(xiang)素(su)數(shu)據(ju)送(song)到(dao)幀(zhen)緩(huan)衝(chong)區(qu)。而(er)當(dang)門(men)開(kai)著(zhe)的(de)時(shi)候(hou)，我(wo)們(men)需(xu)要(yao)將(jiang)描(miao)述(shu)門(men)後(hou)物(wu)體(ti)的(de)像(xiang)素(su)數(shu)據(ju)送(song)到(dao)幀(zhen)緩(huan)衝(chong)區(qu)中(zhong)。同(tong)時(shi)如(ru)果(guo)需(xu)要(yao)Alpha混合，則還需要將兩個物體的重疊部分的像素的顏色值做混合處理。
 
這8個模塊是3D圖形處理器IP核的核心所在
，我們的工作就是在課題組已有工作的基礎上

，在4塊FPGAJ2用Verilog HDL來設計完善這8個模塊。

四、IP核的驗證平台

驗證平台的結構示意圖如圖所示。

圖2：驗證平台的結構示意圖 

驗證平台所使用的4片FPGA芯片是EP2C20Q240C8，它有18752個邏輯單元和239616BitSMemory，芯片之間采用級聯的形式，按先後順序我們分別用FPGAl、FPGA2
、FPGA3
、FPGA4來表示。
 
IP核的8個模塊需要按照圖形管線的結構分別映射到4片FPGA中，根據圖形管線各模塊所做的工作，每個模塊在FPGA中的分配如圖3所示。

圖3：IP核各模塊在FPGA中的分配  

按照圖中的劃分，我們可以看作是將IP核劃分成了4部分，這裏我們分別稱之為FPGAl模塊
、FPGA2模塊、FPGA3模塊和FPGA4模塊。由於條件限製
，用來模擬CPU發送數據的epu．module也需要我們用Verilog HDL設計
，epu 和IP核的幾何變換模塊屬於模塊，口核的光_module FPGAl照模塊屬於FPGA2模塊，FPGA3模塊則包含了IP核圖形管線的圖元裝配模塊、剔除剪切模塊、背麵剔除模塊和投影模塊，IP核圖形管線最後兩個模塊光柵化和片段處理屬於FPGA4模塊。

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