小(xiao)數(shu)分(fen)頻(pin)頻(pin)率(lv)合(he)成(cheng)器(qi)在(zai)測(ce)試(shi)時(shi)必(bi)須(xu)外(wai)接(jie)一(yi)個(ge)環(huan)路(lu)濾(lv)波(bo)器(qi)電(dian)路(lu)與(yu)壓(ya)控(kong)振(zhen)蕩(dang)器(qi)才(cai)能(neng)構(gou)成(cheng)一(yi)個(ge)完(wan)整(zheng)的(de)鎖(suo)相(xiang)環(huan)電(dian)路(lu)。其(qi)外(wai)圍(wei)電(dian)路(lu)中(zhong)環(huan)路(lu)濾(lv)波(bo)器(qi)的(de)設(she)計(ji)好(hao)壞(huai)將(jiang)直(zhi)接(jie)影(ying)響(xiang)到(dao)芯(xin)片(pian)的(de)性(xing)能(neng)測(ce)試(shi)。以(yi)ADF4153小數分頻頻率合成器為例，研究了其外圍環路濾波器的設計方法，給出了基於芯片測試的環路濾波器設計流程，並進行了驗證測試。

 

測(ce)試(shi)結(jie)果(guo)表(biao)明(ming)，該(gai)濾(lv)波(bo)器(qi)可(ke)滿(man)足(zu)小(xiao)數(shu)分(fen)頻(pin)頻(pin)率(lv)合(he)成(cheng)器(qi)芯(xin)片(pian)測(ce)試(shi)的(de)需(xu)要(yao)。在(zai)進(jin)行(xing)小(xiao)數(shu)分(fen)頻(pin)頻(pin)率(lv)合(he)成(cheng)器(qi)的(de)芯(xin)片(pian)測(ce)試(shi)時(shi)
，數(shu)字(zi)部(bu)分(fen)可(ke)以(yi)通(tong)過(guo)常(chang)規(gui)的(de)數(shu)字(zi)測(ce)試(shi)方(fang)法(fa)即(ji)可(ke)以(yi)實(shi)現(xian)
；而輸出射頻信號的相位噪聲、雜散噪聲則需要芯片工作在正常的輸出狀態下才能測試。小數分頻頻率合成器芯片在測試時需要與外接環路濾波器（LF）、壓控振蕩器（VCO）才能構成完整的鎖相環回路
，在具備正常的芯片功能的前提下才能實現對其相位噪聲、雜散噪聲下的測試。

　　

一yi般ban而er言yan
，壓ya控kong振zhen蕩dang器qi均jun使shi用yong現xian成cheng的de器qi件jian，在zai挑tiao選xuan器qi件jian時shi注zhu意yi性xing能neng指zhi標biao的de匹pi配pei就jiu可ke以yi，隻zhi有you環huan路lu濾lv波bo器qi才cai是shi需xu要yao計ji算suan和he設she計ji的de。環huan路lu濾lv波bo器qi在zai整zheng個ge電dian路lu中zhong主zhu要yao作zuo為wei一yi個ge低di通tong濾lv波bo器qi
，它ta將jiang芯xin片pian鑒jian相xiang器qi輸shu出chu的de脈mai衝chong信xin號hao進jin行xing低di通tong濾lv波bo，將jiang高gao頻pin分fen量liang濾lv除chu，最zui終zhong得de到dao一yi個ge相xiang對dui平ping滑hua的de直zhi流liu電dian壓ya信xin號hao去qu控kong製zhiVCO工作

，從而獲得一個穩定的頻率輸出。環路濾波器的性能將直接影響到小數分頻頻率合成器芯片性能的測試。

　　

本文以ADF 4153型小數分頻頻率合成器為例，給出了容易實現的三階環路濾波器的設計方法，能夠滿足芯片實際測試的需要。

　　

　　

環huan路lu濾lv波bo器qi是shi電dian荷he泵beng鎖suo相xiang環huan電dian路lu的de重zhong要yao環huan節jie，它ta連lian接jie在zai電dian荷he泵beng和he壓ya控kong振zhen蕩dang器qi之zhi間jian。鎖suo相xiang環huan的de基ji本ben頻pin率lv特te性xing是shi由you環huan路lu濾lv波bo器qi決jue定ding的de。實shi際ji上shang，正zheng是shi由you於yu環huan路lu濾lv波bo器qi的de存cun在zai，鎖suo相xiang環huan才cai可ke以yi選xuan擇ze工gong作zuo在zai任ren意yi的de中zhong心xin頻pin率lv和he帶dai寬kuan內nei。環huan路lu濾lv波bo器qi的de類lei型xing多duo種zhong多duo樣yang，大da致zhi分fen為wei有you源yuan濾lv波bo器qi和he無wu源yuan濾lv波bo器qi兩liang大da類lei，無wu源yuan濾lv波bo器qi與yu有you源yuan濾lv波bo器qi相xiang比bi，其qi優you點dian在zai於yu：結構簡單、低噪聲、高穩定度和易以實現。

　　

最常見的無源濾波器是如圖1所示的三階濾波器。一般而言，環路濾波器的帶寬應為PFD頻率（通道間隔）的1/10.提高環路帶寬會縮短鎖定時間。但環路帶寬過大會大幅度地增加不穩定性，從而導致鎖相環無法鎖定的狀態。

圖1三階環路濾波器

　　

　　

為了研究環路濾波器對鎖相環輸出頻率相位噪聲的影響，設計出符合芯片測試需要的外圍環路濾波器。我們在ADIsimPLL軟件中進行了如下仿真配置。器件型號：ADF 4153，fPFD=25MHz（理想信號源），INT=69，FRAC=101，MOD=125
，VCO采用ZComm公司的V674ME34-LF，在該配置下，預期輸出的RFOUT=1.7452GHz.

　　

a）設定環路濾波器帶寬為20kHz，相位裕度50°
，其相位噪聲的仿真情況如圖2所示。

圖2環路帶寬20kHz時的相位噪聲仿真圖

　　

從圖2中可以得知，當環路濾波帶寬為20kHz時，VCO所引起的相位噪聲占據了主導地位。芯片所引起的相位噪聲則被淹沒在總輸出噪聲之下。換句話說
，當環路帶寬較窄（如20kH）的情況下，針對鎖相環輸出信號進行相位噪聲測試
，其結果並不能真正地反映芯片輸出的相位噪聲。

設定環路濾波器帶寬為100kHz，相位裕度50°
，其相位噪聲的仿真情況如圖3所示。

圖3環路帶寬為100kHz時的相位噪聲仿真圖

　　

從圖3中可以得知，當環路濾波帶寬為100kHz時
，VCO對於總相位噪聲的貢獻顯著地降低，芯片所引起的相位噪聲占據了主導地位，在10kHz以內，總相位噪聲輸出的曲線基本與芯片所引起的相位噪聲重合。由此可以得知，當環路帶寬較寬（如 100kHz）的情況下，針對鎖相環輸出信號進行相位噪聲測試，其結果基本能真正反映芯片輸出的相位噪聲。

　　

本文研究的ADF 4154的主要測試頻點為1.7452GHz（fPFD=25MHz，RSET=5.1k），根據測試要求進行綜合的考慮，設定了環路帶寬75kHz，相位裕度50°的約束條件。在進行ADF 4153的外圍電路設計時
，首先需要確認所使用的VCO型號及其標稱性能。然後再根據ADI公司提供的ADIsim-PLL軟件進行三階環路濾波器的設計。從軟件得出C1~C3
、R2、R3的具體取值
，再根據現有的標稱電容電阻值進行調整，反算出實際設計的環路帶寬及相位裕度。

　　

由此
，我們確定了環路濾波器中各個電容、電阻的取值，並設計了可用於ADF 4153芯片測試的電路原理圖，如圖4所示。VCO的輸出不僅需要連接外部頻譜儀進行測試，還需要通過電容反饋到ADF 4153的REFINA端
，同時REFINA端還需要預留SMA頭用於射頻輸入頻率範圍及靈敏度測試。一個簡單的電阻網絡用於完成VCO輸出信號功率的再分配。

圖4環路濾波器及射頻電路設計