隨sui著zhe智zhi能neng手shou機ji等deng移yi動dong應ying用yong的de興xing起qi，目mu前qian的de處chu理li器qi設she計ji不bu僅jin要yao提ti供gong高gao性xing能neng，還hai必bi須xu要yao符fu合he另ling一yi個ge重zhong要yao指zhi標biao，那na就jiu是shi低di功gong耗hao。通tong過guo簡jian單dan地di降jiang低di電dian壓ya或huo頻pin率lv來lai實shi現xian低di功gong耗hao不bu可ke取qu——試問有誰會去買性能打過折的產品呢
？那麼，低功耗CPU到底又是怎麼實現的？EDN小編今天來和大家理一理，簡單來說，我們可以從微架構設計和製造工藝這兩個方麵來看。

 

低功耗設計的基礎：處理器功耗分析的經典公式
 

要想實現低功耗，就必須了解電路中功耗的來源[1]。對於CMOS電路功耗主要分為三部分，分別是：電路在對負載電容充電放電引起的跳變功耗；由CMOS晶體管在跳變過程中
，短暫的電源和地導通帶來的短路功耗
；以及由漏電流引起的漏電功耗。其中跳變功耗和短路功耗為動態功耗，漏電功耗為靜態功耗。以下是SoC（即CPU）功耗分析的經典公式：

 

 

其中：ƒ是係統的頻率；A是跳變因子
，即整個電路的平均反轉比例；C是門電路的總電容
；V是供電電壓；τ是電平信號從開始變化到穩定的時間。

 

zaishenyaweimigongyixia，dianludegonghaozhuyaoshitiaobiangonghao
，duanlugonghaoheloudiangonghaokeyihulvebuji。dansuizhegongyifazhandaonamiji
，loudiangonghaozaizhenggegonghaozhongdebilijiangxianzhutigao（如下圖所示）。

 

圖：不同工藝下動態功耗和靜態功耗對比圖

 

 

基ji於yu上shang麵mian這zhe個ge功gong耗hao分fen析xi的de公gong式shi，我wo們men要yao設she法fa降jiang低di的de主zhu要yao就jiu是shi其qi中zhong的de第di一yi項xiang和he第di三san項xiang功gong耗hao
，即ji跳tiao變bian功gong耗hao和he漏lou電dian功gong耗hao。我wo們men首shou先xian來lai看kan微wei架jia構gou設she計ji
，基ji本ben思si路lu如ru下xia圖tu：

 

 

因此，我們可以衍生出很多的低功耗微架構設計方法。裏麵比較重要的一些如下[1][2]：

 

•時鍾門控：給每個模塊的時鍾加上門控
，不需要時將它關閉，從而盡可能降低功耗。

 

•電源門控：原理同上，盡可能降低動態功耗和漏電功耗。

 

 

•異步電路：對(dui)於(yu)異(yi)步(bu)電(dian)路(lu)

，大(da)家(jia)第(di)一(yi)反(fan)應(ying)好(hao)像(xiang)可(ke)以(yi)提(ti)高(gao)係(xi)統(tong)處(chu)理(li)速(su)度(du)。但(dan)是(shi)因(yin)為(wei)異(yi)步(bu)電(dian)路(lu)需(xu)要(yao)進(jin)行(xing)多(duo)次(ci)握(wo)手(shou)，處(chu)理(li)速(su)度(du)未(wei)必(bi)比(bi)時(shi)序(xu)電(dian)路(lu)快(kuai)多(duo)少(shao)。異(yi)步(bu)電(dian)路(lu)的(de)另(ling)一(yi)個(ge)重(zhong)要(yao)作(zuo)用(yong)就(jiu)是(shi)降(jiang)低(di)功(gong)耗(hao)，超(chao)過(guo)一(yi)半(ban)的(de)功(gong)耗(hao)都(dou)是(shi)消(xiao)耗(hao)在(zai)時(shi)鍾(zhong)樹(shu)及(ji)其(qi)連(lian)接(jie)的(de)觸(chu)發(fa)器(qi)上(shang)
，采(cai)用(yong)異(yi)步(bu)電(dian)路(lu)能(neng)取(qu)消(xiao)時(shi)鍾(zhong)，從(cong)而(er)消(xiao)除(chu)時(shi)鍾(zhong)樹(shu)而(er)降(jiang)低(di)功(gong)耗(hao)。

 

•並行技術：並bing行xing技ji術shu是shi將jiang一yi條tiao數shu據ju通tong路lu的de工gong作zuo分fen解jie到dao兩liang條tiao通tong路lu上shang完wan成cheng。並bing行xing結jie構gou可ke以yi在zai不bu降jiang低di計ji算suan速su度du的de前qian提ti下xia
，將jiang工gong作zuo頻pin率lv降jiang低di為wei原yuan來lai的de一yi般ban，同tong時shi電dian源yuan電dian壓ya也ye可ke降jiang低di，可ke以yi明ming顯xian的de降jiang低di功gong耗hao。但dan這zhe種zhong結jie構gou是shi以yi犧xi牲sheng麵mian積ji為wei代dai價jia的de。

 

•流水線技術：caiyongliushuixianjishu，zaijiaochangdeyunsuanlujingfenchengduogejiaoduandeyunsuan。zheyanggongzuopinlvsuiranmeiyougaibian


，danmeiyijiyunsuandelujingquebianduanle，shidianyuandianyakeyijiangdi，suoyiliushuixianjishuyekeyijiangdigonghao。

•降低頻率：利用並行處理增加電路來降頻
，犧牲麵積來降低功耗。

 

•降低電壓：電dian壓ya受shou頻pin率lv影ying響xiang
，可ke以yi通tong過guo降jiang低di頻pin率lv來lai降jiang低di所suo需xu電dian壓ya。當dang頻pin率lv降jiang低di，電dian路lu開kai關guan速su度du降jiang低di，就jiu能neng有you更geng多duo時shi間jian去qu進jin行xing充chong電dian

，因yin此ci所suo需xu充chong電dian電dian壓ya就jiu能neng降jiang低di(電壓越大充電速度越快)。同時，可通過流水線分割組合邏輯。若同時保持頻率不變
，電路能有更多時間去進行充電
，從而降低所需充電電壓。

 

•動態電壓頻率調整（DVFS）：動態調整頻率電壓到需要的值，避免浪費，從而降低功耗。

 

•全局異步局部同步（GALS）：將係統劃分成不同的時鍾域,每個域使用合適的時鍾頻率,避免頻率浪費，同時提高係統速度，也方便進行時鍾門控。

 

•編碼優化：SoC內(nei)部(bu)的(de)總(zong)線(xian)的(de)電(dian)容(rong)在(zai)對(dui)於(yu)整(zheng)個(ge)芯(xin)片(pian)還(hai)是(shi)占(zhan)有(you)很(hen)大(da)比(bi)重(zhong)，所(suo)以(yi)降(jiang)低(di)不(bu)同(tong)數(shu)據(ju)間(jian)轉(zhuan)換(huan)時(shi)的(de)總(zong)線(xian)平(ping)均(jun)翻(fan)轉(zhuan)次(ci)數(shu)，就(jiu)可(ke)以(yi)降(jiang)低(di)設(she)計(ji)的(de)功(gong)耗(hao)，這(zhe)也(ye)是(shi)各(ge)種(zhong)那(na)個(ge)編(bian)碼(ma)優(you)化(hua)所(suo)要(yao)達(da)到(dao)的(de)目(mu)的(de)。常(chang)用(yong)的(de)編(bian)碼(ma)方(fang)式(shi)有(you)獨(du)熱(re)碼(ma)(One-Hot)
、格雷碼

，還有一些更加複雜的低功耗編碼，如窄總線編碼、部分總線反轉編碼和自適應編碼等。使用編碼優化來降低芯片功耗的同時要注意由它帶來的麵積增加的問題。

 

•多電壓域多電源（Multi-Voltage/Multi-Supply）：需要高性能的部件供給高電壓，不需要高性能的部件供給低電壓）。

 

•係統設計時考慮優化，如減少電路開關，用RAM代替寄存器文件，減少存儲器讀寫。

 

除了上述這些方法，高效的低功耗技術還有許多，比如襯底反偏（加反向電壓降低襯底漏電），多閾值單元（Multi-Vth cell）等等設計方法。下圖是一些比較熱門的RTL級低功耗技術。

 

 

此外，對於CPU而言，PPA（性能、功耗和麵積）也總是在互相權衡的。通過增加CPU內核數和采用ARM的big.LITTLE架構等
，也是近年來常用的低功耗設計方法。

 

 

 

芯片的製造工藝在不斷向前發展。一個常識是，工藝越先進（納米數越低）
，功耗和性能都會提升。但是其原因又是為何？此外，FinFET工藝又是什麼，為什麼會更進一步實現二者的提升？這要從晶體管說起了：

 

 

這裏
，我們盡量把事情說簡單。上麵這副示意圖中就是一個典型的半導體晶體管。其中兩個綠色的部分（源極Source和漏極Drain）分別是晶體管的兩級
，類似電池的兩級。紅色的部分就是用來控製這兩個電極的通斷的，而通斷分別對應數字化時間的1和0。所謂數字化世界其實也就是非常非常多的晶體管的通斷變化組合出來的。紅色柵極（Gate）的寬度就是我們通常所說的溝槽寬度或者線寬——我們通常說的多少多少nm就是指的這個寬度。

 

這個柵極的寬窄決定了性能和功耗。晶體管的開關速度（每次0/1變化）duiyingchuliqideyunsuansudu。hongsedezhajiyuekuan

，lianggelvsedianjijiuyueyuan
，daozhitamenzhijieliantongyicideshijianjiuyuechang。suoyizhajiyuexiao
，jingtiguanyicizhuangtaibianhuasuoxudeshijianjiuyueduan，danweishijiandegongzuocishujiuyueduo。zheyangyiduijingtiguandanweishijiankezuodeyunsuanziranjiugengduo，suoyixingnenggenghao。

 

再來看功耗。柵極是通過加電壓幫助兩個綠色電極通電的。而柵極越寬，就需要更高的電壓才能導通兩極
；柵zha極ji越yue窄zhai，導dao通tong就jiu更geng容rong易yi，所suo需xu的de電dian壓ya也ye就jiu越yue低di。功gong耗hao的de大da小xiao與yu電dian壓ya的de平ping方fang成cheng正zheng比bi，所suo以yi導dao通tong電dian壓ya的de下xia降jiang是shi新xin工gong藝yi能neng夠gou降jiang低di功gong耗hao的de主zhu要yao因yin素su。還hai有you一yi個ge因yin素su
，即ji便bian是shi電dian壓ya相xiang同tong，通tong過guo導dao體ti的de麵mian積ji和he長chang度du越yue小xiao，電dian流liu也ye會hui越yue小xiao。更geng小xiao的de柵zha極ji等deng於yu是shi縮suo小xiao的de導dao體ti，因yin此ci也ye會hui減jian少shao功gong耗hao。

 

那麼，FinFET又是什麼？

 

 

如前麵所說，柵極越窄，即納米數越低
，功耗和性能都有明顯收益。但是凡事都有兩麵，有收益就會有代價。上圖左圖（即前麵那張圖的結構）中的紅色柵極越窄，則柵極接觸下麵的麵積就越小。前麵說了，綠色源漏（SD）兩極的通斷是靠柵極通電壓控製的，但是麵積越小這個柵極的控製力越弱，這就會導致出現兩極之間的漏電越來越大。這個問題在20nm時達到了一個很大的值，對功耗影響很大。所以早在10年前，就有人提出了右圖中的3D晶體管的新結構。由於這個結構看上去像張開的魚鰭

，所以被叫做FinFET技術。FinFET技術最主要的好處是紅色的柵極變成三麵環繞綠色SDliangjizhijiandetongdaole，zheyangzhajijiuyouzhongxinjubeileduizhegetongdaodeqianglikongzhili

，yuanxiantongguojianxiaozhajikuandudefangfajiukeyijixule。yourenkenenghuiyouyiwen，shinianqianjiutichuweishenmexianzaicaiyong，qishigainiandaoshishibushinamerongyide。dajianaobuyixiazhegejiegoushizai20nm的範圍裏做的，導致工藝要多出十幾二十層來，這不僅是難度，也是成本。






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