圖 2. 每次對輸出頻率進行 1/2 分頻時，總體相位噪聲改善 3 dB。在本例中
，對 3.4 GHz VCO 進行 64 分頻所得到的相位噪聲要好於−130 dBc/Hz (53.125 MHz 時
，偏移為 10 kHz)。

 

不過
，即使集成 PLL/VCO IC 與 YIG 調諧振蕩器相比具有更寬的調諧範圍，仍存在以下問題：YIG 調諧振蕩器的相位噪聲性能與最好的集成 VCO 相比，仍具有 12 dB 的優勢。即使該性能差異可通過組合多個並聯的 PLL/VCO(如圖 3 所示)的輸出來縮小。輸出可疊加，且每次倍增並聯的 PLL/VCO 數可使相位噪聲改善 3 dB。例如，兩個 ADF4355 PLL/VCO 可使相位噪聲改善 3 dB，四個 ADF4355 PLL/VCO 可使相位噪聲改善 6 dB，八個 ADF4355 PLL/VCO 可使相位噪聲改善 9 dB(如圖 4 所示)。

 

 

圖 3. 同步多個 PLL/VCO 並組合其輸出後，每次倍增 VCO 數可使相位噪聲改善 3 dB。此處所示的四個並聯的 ADF4355 可使總體相位噪聲改善 6 dB。

 

 

圖 4. 與使用單個 PLL/VCO 相比，鎖定相位並組合八個 ADF4355 PLL/VCO 的輸出可使總體相位噪聲改善約 9 dB 此處的頻譜顯示單個 ADF4355 的輸出相位噪聲以及八個同步 ADF4355 (並聯工作)疊加輸出的相位噪聲。

 

疊加 PLL/VCO 輸出的關鍵是調整所有振蕩器的輸出相位。本文所述示例使用四個並聯的 PLL/VCO。可以想到的是，在同一印刷電路板上放置頻率相同的四個鎖相環和壓控振蕩器會帶來各種難題。其中的主要難題是隔離。PLL 之間的隔離效果差可能導致注入鎖定(如圖 5 所示)現xian象xiang，在zai這zhe種zhong情qing況kuang下xia，振zhen蕩dang器qi會hui優you先xian鎖suo定ding至zhi強qiang信xin號hao或huo諧xie波bo
，而er非fei鎖suo相xiang環huan自zi身shen調tiao諧xie電dian壓ya所suo選xuan的de頻pin率lv。兩liang個ge鎖suo定ding機ji製zhi形xing成cheng互hu調tiao失shi真zhen時shi，隻zhi要yao發fa現xian噪zao聲sheng性xing能neng和he雜za散san信xin號hao有you略lve微wei降jiang低di，即ji可ke觀guan察cha到dao注zhu入ru鎖suo定ding。如ru果guo失shi真zhen更geng嚴yan重zhong
，該gai信xin號hao將jiang更geng像xiang調tiao製zhi載zai波bo而er非fei連lian續xu正zheng弦xian波bo。

 

 

圖 5. VCO 頻率鎖定到外部振蕩器而非其控製電壓時發生注入鎖定 結果是互調和相位噪聲增大。

 

隔離需要各種技術和電路。例如，使用緩衝器(本例中為 ADIADCLK948LVPECL 8:1 時鍾緩衝器)將參考信號緩衝到每個 PLL (引腳 REFINA 和引腳 REFINB)。此外，最大限度減少串擾需要對源端和負載引腳進行正確端接，並且盡可能靠近源端和負載端。另外還需接地的分流電容(18 pF)，以便在通過所需參考頻率時衰減 VCO 輸出的任何漏電流。

 

其他需要隔離的是電源線路。要實現所需隔離，每個 PLL 都應當通過單獨的高性能穩壓器(ADIADM7150)供電，分別用於每個+5 V 線路(VVCO、VP 和 VREGVCO)，而在本文中 VCO 電源更為重要。模擬(AVDD)線路、數字(DVDD)線路和輸出級(VRF)線路也需要 3.3 V
，因此每條線路同樣使用各自的穩壓器。隻要去耦良好，可將每個 PLL 上的 3.3 V 線路連接在一起。

 

在 RF 輸出級上，禁用輔助輸出(引腳 RFOUTB+和 REFOUTB–)並將其端接以確保不會生成任何不必要的噪聲。輸出 RFOUTA–端接 50 Ω負載，其互補輸出引腳 RFOUTA+饋入高隔離功率合成器(Marki Microwave, PBR0006SMG)。選擇該合成器可確保在共用輸出端提供組合信號，同時最大限度減少輸出級之間的耦合。為提高隔離性，一對合成器組合兩個 PLL 的輸出，另一個合成器則疊加前兩個合成器的輸出。

 

最後，Laird 的現成屏蔽體進一步隔離，以最大限度減少任何可能以電磁方式耦合 VCO 的雜散輻射。采取所有這些步驟可確保隔離效果最佳。

 

ADF4355 不但包含高分辨率的 24 位調製器(其允許生成 N 分頻值)，還包含允許微調 RF 信號相位的電路。相位值要有用，需具有重複性。這就需要使用“相位再同步”功能。

 

對於相位再同步的最佳描述是，這一功能可在頻率更新後將小數分頻器(帶噪聲成形功能的Σ-Δ調製器)置於已知狀態。由於相位為相對測量值，再同步功能的定義為相位為 P1 的頻率 F1 變為頻率 F2 時以及從該頻率變回頻率 F1 時，該功能應當使相位再次變為首次測量時所得的 P1。使用該功能可調節相位以最大限度減少四個 PLL 之間的相位差，從而獲得四個 PLL 的最大總功率，實現最大限度的相位噪聲改善。除這些步驟外
，同樣重要的是同時重置每個 PLL 的計數器，使用芯片使能(CE)引腳進行硬件掉電和上電即可輕鬆實現。

 

工藝和器件間差異意味著

，我們無法假定每個 PLL 之間的相位差，遵照重置和再同步步驟時，將足夠接近零以最大限度增大信噪比
；因此需要外部校準電路。

 

校準步驟很簡單：打開單個 PLL/VCO 並將其相位定義為相位零。依次打開其他 PLL/VCO
，更改其輸出相位
，直到 PLL/VCO 的組合輸出功率達到最大，然後打開下一個 VCO 並再次調諧其相位
，直到 PLL/VCO 的組合輸出功率再次達到最大。需注意的是，由於倍增了組合功率
，因此在打開第二個 PLL/VCO 後
，功率會發生最大變化
；之後每個 PLL/VCO 的差異會減少。實際上
，這意味著並聯的 PLL/VCO 數每次倍增時，信噪比都會增大。也就是說，兩個並聯 PLL/VCO 可使信噪比增大 3 dB，四個可使信噪比增大 6 dB，八個可使信噪比增大 9 dB。當然，功率合成器的複雜性也會倍增

，因此四個 PLL/VCO 為實際的上限，八個和 16 個 PLL/VCO 並聯的效果會遞減。

 

需注意的是，最佳相位性能和最大輸出功率一致
，因此測得的功率足以確保最佳的相位噪聲性能。本例中的校準器為 ADIADL6010 功率檢波器

，用於測量組合信號的輸出幅度。在此方法中
，可 (在每個頻率)調節每個 PLL 的相位，當組合功率達到最大值時
，相位調節恒定(如圖 6 所示)。針對其他每個 PLL 重複該過程，直到所有四個 PLL 都上電並得到調節，這樣合成器輸出端的信號即會達到最大值。

 

 

圖 6. 集成四個相位對準 ADF4355 的 PLL/VCO 以及 ADCLK948 時鍾緩衝器
、合成器(PBR-0006SMG)和校準電路

 

圖 7 顯示實際結果遵循理論，針對 PLL/VCO 的每次倍頻具有所述的正確相位性能

，相比單個 PLL/VCO
，四個 PLL/VCO 的組合相位噪聲可改善 6 dB。當四個 PLL/VCO 相位組合時，一個 ADF4355 PLL (1 MHz 偏移時–134 dBc/Hz/)的性能可改善 6 dB (1 MHz 偏移時約–140 dBc/Hz)。

 

 

圖 7. 輸出相位噪聲曲線圖，顯示單個 ADF4355 PLL/VCO 振蕩器和四個組合的 ADF4355PLL/VCO 振蕩器的相位噪聲。