中心議題：

• CMOS電路IDDQ測試電路設計

解決方案：

• IDDQ靜態電流測試方法
• 用Pspice進行了晶體管級模擬

 引言
   
測試CMOS電(dian)路(lu)的(de)方(fang)法(fa)有(you)很(hen)多(duo)種(zhong)，測(ce)試(shi)邏(luo)輯(ji)故(gu)障(zhang)的(de)一(yi)般(ban)方(fang)法(fa)是(shi)采(cai)用(yong)邏(luo)輯(ji)響(xiang)應(ying)測(ce)試(shi)，即(ji)通(tong)常(chang)所(suo)說(shuo)的(de)功(gong)能(neng)測(ce)試(shi)。功(gong)能(neng)測(ce)試(shi)可(ke)診(zhen)斷(duan)出(chu)邏(luo)輯(ji)錯(cuo)誤(wu)，但(dan)不(bu)能(neng)檢(jian)查(zha)出(chu)晶(jing)體(ti)管(guan)常(chang)開(kai)故(gu)障(zhang)、晶體管常閉故障、晶(jing)體(ti)管(guan)柵(zha)氧(yang)化(hua)層(ceng)短(duan)路(lu)，互(hu)連(lian)橋(qiao)短(duan)路(lu)等(deng)物(wu)理(li)缺(que)陷(xian)引(yin)發(fa)的(de)故(gu)障(zhang)，這(zhe)些(xie)缺(que)陷(xian)並(bing)不(bu)會(hui)立(li)即(ji)影(ying)響(xiang)電(dian)路(lu)的(de)邏(luo)輯(ji)功(gong)能(neng)，通(tong)常(chang)要(yao)在(zai)器(qi)件(jian)工(gong)作(zuo)一(yi)段(duan)時(shi)間(jian)後(hou)才(cai)會(hui)影(ying)響(xiang)其(qi)邏(luo)輯(ji)功(gong)能(neng)。
   
功gong能neng測ce試shi是shi基ji於yu邏luo輯ji電dian平ping的de故gu障zhang檢jian測ce

，通tong過guo測ce量liang原yuan始shi輸shu出chu的de電dian壓ya來lai確que定ding邏luo輯ji電dian平ping，因yin此ci功gong能neng測ce試shi實shi際ji上shang是shi電dian壓ya測ce試shi。電dian壓ya測ce試shi對dui於yu檢jian測ce固gu定ding型xing故gu障zhang，特te別bie是shi雙shuang極ji型xing工gong藝yi中zhong的de固gu定ding型xing故gu障zhang是shi有you效xiao的de，但dan對dui於yu檢jian測ceCMOS工藝中的其他類型故障則顯得有些不足，而這些故障類型在CMOS電路測試中卻是常見的。對於較大規模電路
，電壓測試測試集的生成相當複雜且較長，需要大量的實驗數據樣本。
   
IDDQ測試是對功能測試的補充。通過測試靜態電流IDDQ可檢測出電路中的物理缺陷所引發的故障。IDDQ測試還可以檢測出那些尚未引起邏輯錯誤，但在電路初期會轉換成邏輯錯誤的缺陷。本文所設計的IDOQ電流測試電路對CMOS被(bei)測(ce)電(dian)路(lu)進(jin)行(xing)檢(jian)測(ce)
，通(tong)過(guo)觀(guan)察(cha)測(ce)試(shi)電(dian)路(lu)輸(shu)出(chu)的(de)高(gao)低(di)電(dian)平(ping)可(ke)知(zhi)被(bei)測(ce)電(dian)路(lu)是(shi)否(fou)有(you)物(wu)理(li)缺(que)陷(xian)。測(ce)試(shi)電(dian)路(lu)的(de)核(he)心(xin)是(shi)電(dian)流(liu)差(cha)分(fen)放(fang)大(da)電(dian)路(lu)，其(qi)輸(shu)出(chu)一(yi)個(ge)與(yu)被(bei)測(ce)電(dian)路(lu)IDDQ電流成正比的輸出。測試電路串聯在被測電路與地之間，以檢測異常的IDDQ電流。

1 IDDQ測試原理
   
電流IDDQ是指當CMOS集成電路中的所有管子都處於靜止狀態時的電源總電流。對於中小規模集成電路
，正常狀態時無故障的電源總電流為微安數量級；當電路出現橋接或柵源短接等故障時，會在靜態CMOS電路中形成一條從正電源到地的低阻通路，會導致電源總電流超過毫安數量級。所以靜態電源電流IDDQ測試原理是：無故障CMOS電路在靜態條件下的漏電流非常小，而故障條件下漏電流變得非常大，可以設定一個閾值作為電路有無故障的判據。
   
CMOS集成電路不論其形式和功能如何，都可以用一個反向器的模型來表示。IDDQ測試電路框圖如圖1所示，電路IDDQ檢測結果為一數字輸出(高低電平)。測試電路中電流差分放大電路的輸出與被測電路的IDDQ成正比。測試電路串聯在電源、被測電路與地中間，以檢測異常的IDDQ電流。為了實現測試，需要增加兩個控製端和一個輸出端。 [page]
2 測試電路設計

2．1 電路設計
   
圖2所示為CMOS測試電路

，其由1個電流差分放大電路(T2，T3)、2個鏡像電流源(T1
，T2和T3

，T4)和1個反相器(T7
，T8)組成。鏡像電流源(T1，T2)用來產生一個參考電流IREF，電流源(T3
，T4)的電流為(IDDQ-IREF)
，其作用相當於一個電流比較器。IDDQ是被測電路的電源電流。差分放大電路(T2，T3)計算出參考電流與被測電路異常電流IDDQ的差。參考電流IREF的值設為被測電路正常工作時的靜態電源電流，其取值可通過統計分析求出。 2．2 工作模式
   
測試電路工作於兩種模式：正常工作模式和測試模式。電路使能端E作為管子T0的輸入，用來控製測試電路與被測電路的連接和斷開
，即測試電路的工作模式。
   
在正常工作模式下(E=1)，T0導通，IDDQ經T0管到地，測試電路與被測電路斷開
，被測電路不會受到測試電路的影響。
   
在測試模式下(E=0)，T0管截止，被測電路的靜態電流IDDQ與參考電流IREF比較，如果靜態電流比參考電流大，則電流差分放大電路計算出差值
，反向器的輸出即測試輸出為高電平(邏輯1)，表明被測電路存在缺陷。若靜態電流比參考電流小
，反向器輸出即測試輸出為低電平(邏輯0)，表明被測電路無缺陷。

2．3 不足與改進
   
因為測試電路加在被測電路與地之間，所以會導致被測電路的性能有所下降。為了消除這種影響，另外加上控製端X。在正常工作模式情況下
，X端接地，測試電路與被測電路分離，測試電路對被測電路無任何影響。在測試模式下
，X端懸空
，E端接地，T0管截止，測試電路進行測試。
   
在測試模式下，X端懸空，E端接低電平
，若電路有缺陷，測試輸出為高電平。但是被測電路輸入跳變時，被測電路無缺陷，也會產生一較大的動態峰值電流IDDQ。weilebimianchuxianwupanduan，zaicizhongqingkuangxia

，ceshidianluyingshuchuweididianping。suoyizaibeiceshidianlushurubianhuahou，bixuzaishuntaidianliudadaowendingshicaikejinxingIDDQ測試。

3 結語
   
本文所設計的IDDQ測試電路由一個電流差分放大電路、電流源、反相器組成。在正常工作模式下，測試電路與被測電路斷開；在測試模式下

，電流差分放大電路計算出被測電路電流與參考電流的差，反相器輸出是否有缺陷的高低電平信號。測試電路用了7個管子和1個反相器，占用麵積小，用Pspice進行了晶體管級模擬，結果證明了其有效性。IDDQ測ce試shi的de缺que點dian是shi隨sui著zhe特te征zheng尺chi寸cun的de縮suo小xiao
，每mei個ge晶jing體ti管guan閾yu值zhi漏lou電dian流liu的de增zeng加jia，電dian路lu設she計ji中zhong門men數shu的de增zeng加jia
，電dian路lu總zong的de泄xie漏lou電dian流liu也ye在zai增zeng加jia，這zhe樣yang分fen辨bian間jian距ju會hui大da大da縮suo小xiao，當dang出chu再zai重zhong疊die時shi就jiu很hen難nan進jin行xing有you效xiao的de故gu障zhang檢jian測ce和he隔ge離li。但dan盡jin管guan如ru此ci
，由you於yuIDDQ測試電路的簡易性非常突出
，所以它仍然是目前可測性測試技術的研究熱點。