中心議題：

• 基於CPLD的線陣CCD驅動電路設

解決方案：

• 采用基於CPLD的驅動電路實現線陣CCD的驅動
• 以CPLD為驅動中心而設計

論述了線陣CCD驅動電路的工作原理和現狀，選擇基於CPLD驅動線陣CCD工作的方案。采用MAXⅡ器件的EPM240T100C5N為控製核 心，以TCD1500C為例
，設計了基於CPLD的線陣CCD驅動電路，完成了硬件電路的原理圖的設計，並實現了軟件調試。通過QuartusⅡ軟件平 台，對其進行了模擬仿真。實驗結果表明，設計基於CPLD的線陣CCD驅動電路能夠滿足CCD工作所需的驅動脈衝。

ruheshixiangaojingdudeyundongzhuangzhijiaoduheweiyiceliang，yizhishixitonghuoshebeishejizhongxuyaojiejuedeguanjianjishuzhiyi。suizhebandaotiweidianzijishudexunmengfazhan，gezhongxinxingqijianbuduanyongxian
，qizhongxianzhenCCD(Charge Coupled Devices)電荷耦合器件因其所具有的高精度、無接觸、高可靠性等優點
，應用越來越廣泛。

1 總體方案設計

線陣CCD一般不能直接在測量裝置中使用，因此CCD驅動信號的產生及輸出信號的處理是設計高精度
、高可靠性和高性價比線陣CCD驅動模塊的關鍵。

傳 統驅動CCD的設計方法使CCD的工作頻率較慢，信號輸出噪聲增大，不利於提高信噪比，不能應用於要求快速測量的場合。而用可編程邏輯器件CPLD進行驅 動，則可提高脈衝信號相位關係的精度，以及提供給CCD驅動脈衝信號的頻率
，而且調試容易、靈活性高。目前
，在工業技術中，多采用基於CPLD的驅動電路 實現線陣CCD的驅動。係統框圖如圖1所示。

2 硬件設計

2.1 CPLD的硬件電路的設計

以CPLD(Complex Programmable Logic Device)器件為核心，設計線陣CCD的驅動電路。然後在其基礎上擴展，選擇其他元器件，設計出與其相配套的電路部分
，經調試後組成硬件係統。

CPLD 的電路由5部分組成

，有源晶振向EPM240T100CSN的U1A的IO/GCLK0口輸入時鍾脈衝CLK0，提供了CPLD工作的時鍾脈衝，因為時序 邏輯的需要。U1C從JTAG端口中下載程序
，U1B的52
、54、56、58口輸出脈衝信號。U1D管腳接3. V電壓，U1E管腳接地。電路原理如圖2所示。

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2.2 DC/DC模塊的設計

為得到CPLD所需的電壓
，外接電源需要經過DC/DC模塊進行轉換。為進一步減少輸出紋波
，可在輸入輸出端連接一個LC濾波網絡，電路原理如圖3所示。

2.3 穩壓模塊的電路設計

由DC/DC模塊轉換的直流電壓

，經過一個R11電阻和一個發光二極管接地，發光二極管指示燈，然後從AMS芯片的Vin端輸入，進入到芯片的內部，經過一係列的計算，從Vout輸出3.3 V電壓，GND端端口接地。為消除交流電的紋波
，電路采用電容濾波
，分別用0.1μF的極性電容和10μF的非極性電容組成一個電容濾波網絡。電路原理如圖4所示。

2.4 CCD電路設計

CCD電路采用TCD1500C，它是一個高靈敏度
、低暗流


、5340像元的線陣圖像傳感器。其像敏單元大小是7 μm×7μm×7 μm，相鄰像元中心距7μm，像元總長37.38mm。該傳感器可用於傳真
、圖像掃描和OCR。TCD1500C的測量精度和分辨率都很高，並且隻需4路驅動信號：SH
、φ
、RS
、SP。電路原理如圖5所示。

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2.5 電平轉換的電路設計

由於CPLD輸出的驅動脈衝電壓為3.3 V，而CCD工作所需的驅動脈衝為5 V
，所以需要在CPLD和CCD之間加入—個電平轉換電路。電路原理如圖6所示。
 

3 軟件設計

係統軟件采用 Verilog HDL硬件描述語言
，按照模塊化的思路設計，將要完成的任務分成為多個模塊，每個模塊由一個或多個子函數完成。這樣能使設計思路清晰、移植性強
，在調試軟 件(jian)時(shi)容(rong)易(yi)發(fa)現(xian)和(he)改(gai)正(zheng)錯(cuo)誤(wu)，降(jiang)低(di)了(le)軟(ruan)件(jian)調(tiao)試(shi)的(de)難(nan)度(du)。程(cheng)序(xu)中(zhong)盡(jin)量(liang)減(jian)少(shao)子(zi)函(han)數(shu)之(zhi)間(jian)的(de)相(xiang)互(hu)嵌(qian)套(tao)調(tiao)用(yong)，這(zhe)樣(yang)可(ke)以(yi)減(jian)少(shao)任(ren)務(wu)之(zhi)間(jian)的(de)等(deng)待(dai)時(shi)間(jian)，提(ti)高(gao)係(xi)統(tong)處(chu)理(li)任(ren)務(wu)的(de)能(neng)力(li)。主(zhu) 程序如圖7所示。

SH是一個光積分信號，SH信號的相鄰兩個脈衝之間的時間間隔代表了積分時間的長短。光積分時間為5 416個RS周期，對係統時鍾進行光積分的分頻


，實現了SH信號脈衝。在光積分階段
，SH為低電平
，它使存儲柵和模擬移位寄存器隔離，不會發生電荷轉移。時鍾脈衝φ為典型值0.5 MHz時

，占空比為50%
，占空比是指高電平在一個周期內所占的時間比率。它是SH信號和占空比為50%的一個0.5MHz的脈衝信號疊加，所以0.5 MHz的信號和SH信號通過一個或門，就可以實現φ信號；輸出複位脈衝RS為1 MHz，占空比1：3。此外，RS信號和SH
、φ信號有一定的相位關係，通過一個移位寄存器移相，來實現RS脈衝信號。
 

4 仿真實驗

係統時鍾周期部分設置為1 ns
，正常工作時複位信號RS為高電平，然後對RS、φ


、SH信號進行仿真，結果如圖8所示。

5 結束語