將多個芯片封裝在一起的選項包括係統級封裝、多芯片模塊、芯片級、小芯片
、異構、2.5D 和 3D 堆疊等。正在開發的多芯片量子處理器可以解決容錯量子計算機的關鍵擴展挑戰。共同封裝光學器件 (CPO) 或封裝光學器件 (IPO) 正在出現
，它們將光學器件和開關矽集成在同一封裝中，從而在曾經不相交和獨立的技術之間產生協同作用，並節省大量功率。

 

多芯片封裝技術的演進。（圖片：Cadence 設計係統）

 

小芯片
、MCM 和 SiP

 

基於小芯片（Chiplet）的設計、多芯片模塊 (MCM) 和係統級封裝 (SiP) 是或可以是異構集成的形式
，在定義這三種封裝風格時存在非常大的灰色區域。一家公司的基於小芯片的設計可能被另一家供應商稱為 MCM
，而 MCM 和 SiP 通常被歸為同一類別。下麵回顧了一些細微差別。

 

小芯片是經過測試的 IP 功(gong)能(neng)的(de)物(wu)理(li)實(shi)現(xian)，具(ju)有(you)在(zai)矽(gui)晶(jing)片(pian)上(shang)製(zhi)造(zao)的(de)標(biao)準(zhun)通(tong)信(xin)接(jie)口(kou)

，可(ke)通(tong)過(guo)提(ti)高(gao)製(zhi)造(zao)產(chan)量(liang)和(he)跨(kua)應(ying)用(yong)程(cheng)序(xu)的(de)可(ke)重(zhong)用(yong)性(xing)來(lai)降(jiang)低(di)成(cheng)本(ben)。給(gei)定(ding)解(jie)決(jue)方(fang)案(an)中(zhong)的(de)小(xiao)芯(xin)片(pian)可(ke)以(yi)具(ju)有(you)不(bu)同(tong)的(de)工(gong)藝(yi)節(jie)點(dian)。小(xiao)芯(xin)片(pian)提(ti)供(gong)標(biao)準(zhun)功(gong)能(neng)，使(shi)設(she)計(ji)人(ren)員(yuan)能(neng)夠(gou)專(zhuan)注(zhu)於(yu)設(she)計(ji)中(zhong)的(de)獨(du)特(te) IP。結果被稱為“偽 SoC”，其設計速度比完全集成的 SoC 解決方案更快
、成本更低。基於小芯片的解決方案通常不包括無源設備或其他“非矽”設備。小芯片解決方案的一個例子可以是當今的一些微處理器
，其中處理器內核和 I/O 駐留在通用封裝中的不同矽芯片上。

 

MCM 最初僅集成多個芯片，不包括無源器件或其他組件。 MCM 中的芯片是“完整”的 IC

，例如處理器、GPU 和 RF 部分，而不是更簡單的單功能小芯片。隨著概念的發展
，MCM 的尺寸越來越大並集成了額外的組件，於是 SiP 誕生了。 MCM 和 SiP 之間的主要區別在於 MCM 不必是一個完整的係統。根據定義，SiP 是單個封裝中的係統。

 

MCM 是封裝中緊密耦合的子係統或模塊。 SiP將多個 IC 以及支持的無源器件集成到單個封裝中。與 MCM 一樣，SiP 可以使用來自最佳單個工藝或工藝節點的矽來優化性能並實現所需的集成。SiP 被設計為一個完整的係統並用作單個組件。

 

係統級封裝 (SiP)
，有時稱為多芯片模塊 (MCM)，將多個 IC 和無源器件集成到單個封裝中。 （圖片：Octavo 係統）

 

2.5D 和 3D 封裝

 

使用矽通孔 (TSV) 互連多個管芯通常被認為是 MCM 或 SiP 與 2.5D 封裝器件之間的區別。 TSV 為 MCM 和 SiP 中的有機基板提供了高密度替代品。使用 TSV 可以獲得 3D 封裝的一些好處，而沒有與全 3D 方法相關的挑戰和成本。簡而言之，與傳統的 MCM 或 SiP 解決方案相比，將多個管芯放置在具有非常細間距 TSV 的中介層上會產生互連和更好的重量、尺寸和功率特性。

 

全3D IC則是更進一步，使用 TSV 在垂直維度上堆疊。它可以產生更小和更高性能的解決方案。 3D 封裝是另一種形式的垂直集成，指的是使用引線鍵合和倒裝芯片等互連方法進行 3D 集成。 3D 封裝可分為 3D 係統級封裝 (3D SiP)
、3D 晶圓級封裝 (3D WLP) 和 3D 層疊封裝 (3D PoP)。與 2.5D 封裝相比
，各種形式的 3D 封裝都有一些缺點，包括：

 

通過將芯片並排放置而不是垂直堆疊可以提高散熱性能。

 

3D 結構本質上更複雜，修改或升級 2.5D 裝配通常更簡單


、更快。升級 2.5D 器件就像使用新的中介層或用改進版本替換一個或多個芯片一樣簡單。

 

2D 封裝在封裝基板上的單個平麵上安裝 2 個或更多裸片，2.5D 在裸片和封裝基板之間添加一個中介層，3D 堆疊則是在垂直維度進行集成。 （圖片：美國宇航局）

 

晶圓級和芯片級

 

使用晶圓級封裝 (WLP)，晶(jing)圓(yuan)製(zhi)造(zao)工(gong)藝(yi)擴(kuo)展(zhan)到(dao)包(bao)括(kuo)晶(jing)圓(yuan)切(qie)割(ge)之(zhi)前(qian)的(de)器(qi)件(jian)互(hu)連(lian)。大(da)多(duo)數(shu)其(qi)他(ta)封(feng)裝(zhuang)首(shou)先(xian)進(jin)行(xing)晶(jing)圓(yuan)切(qie)割(ge)，然(ran)後(hou)將(jiang)單(dan)個(ge)管(guan)芯(xin)放(fang)入(ru)塑(su)料(liao)封(feng)裝(zhuang)中(zhong)並(bing)連(lian)接(jie)焊(han)料(liao)凸(tu)點(dian)。 WLP 在切割晶圓之前將封裝的底部和頂部輸出層以及焊料凸塊連接到 IC。由於封裝與裸片的尺寸基本相同，因此 WLP 是芯片級封裝 (CSP) 技術的一種形式。

 

WLP 用於需要盡可能最小的解決方案的應用，例如智能手機。然而，WLP 的局限性在於，由於封裝尺寸非常小，可以支持的觸點數量有限。在高度複雜和緊湊的係統中，扇出晶圓級封裝 (FO-WLP) 增強了標準 WLP 以克服有限的 I/O 功能。

 

與傳統封裝相比
，FO-WLP 可實現更小的封裝尺寸以及改進的散熱和電氣性能。盡管如此，FO-WLP 還是比 WLP 大，而且 FO-WLP 支持更多數量的觸點
，但不會增加芯片尺寸。在 FO-WLP 中，首先切割晶圓，然後將芯片精確地重新定位在載體晶圓上

，每個芯片周圍都有一個扇出區域。模具成型，然後添加焊球。

 

光學封裝

 

高速數字網絡（例如超大規模數據中心）中的序列化-反序列化 (SerDes) 功(gong)能(neng)通(tong)常(chang)涉(she)及(ji)基(ji)於(yu)矽(gui)的(de)通(tong)信(xin)鏈(lian)路(lu)和(he)基(ji)於(yu)光(guang)的(de)鏈(lian)路(lu)之(zhi)間(jian)的(de)接(jie)口(kou)。隨(sui)著(zhe)光(guang)學(xue)引(yin)擎(qing)和(he)開(kai)關(guan)矽(gui)之(zhi)間(jian)的(de)距(ju)離(li)減(jian)小(xiao)
，通(tong)道(dao)插(cha)入(ru)損(sun)耗(hao)也(ye)隨(sui)之(zhi)下(xia)降(jiang)，從(cong)而(er)節(jie)省(sheng)了(le)大(da)量(liang)功(gong)率(lv)。最(zui)接(jie)近(jin)的(de)間(jian)距(ju)是(shi)通(tong)過(guo)共(gong)同(tong)封(feng)裝(zhuang)光(guang)學(xue)器(qi)件(jian) (CPO) 實現的
，其中接口的兩側都在一個封裝中。

 

共同封裝的光學器件具有最短的互連距離和最大的節能效果。 （圖片：思科係統）

 

正在開發 CPO 的兩項工作是車載光學聯盟 (COBO) 和共同封裝光學聯合開發基金會 (CPO JDF)。COBO 已經創建了一個 CPO 工作組，專注於為 CPO 實施製定技術指南和標準。它由對在超大規模數據中心使用 CPO 感興趣的最終用戶和技術供應商組成。COBO 活動主要對 CPO 實施所需的遠程激光源和光學連接感興趣，預計它將與其他 CPO 標準化活動相輔相成。

 

Facebook 和微軟成立了CPO JDF，其主要考慮與 CPO 相關的係統集成問題有關。 CPO JDF 發布了一份產品需求文檔 (PRD)，描述了旨在提高網絡交換機密度和電源效率的 8x400G CPO 模塊。 PRD 要求使用 XSR（極短距離）接口。 XSR 針對封裝基板上的芯片到光學引擎 (D2OE) 接口和芯片到芯片 (D2D) 接口進行了優化，最大可達約 100 毫米 × 100 毫米。

 

基於XSR接口規範的3.2T CPO模塊組裝。 （圖片：車載光學聯盟）

 

16 個 XSR CPO 模塊將用於構建低功耗 51.2Tb/s 交換機。 PRD 定義了 CPO 模塊的兩種變體，一種支持 400GBASE-FR4（8 個 Tx/Rx 光纖對）
，一種支持 400GBASE-DR4（總共 32 個 Tx/Rx 光纖對）。

 

多芯片量子處理器

 

擴展量子計算機具有挑戰性。隨著量子處理器尺寸的增加
，製造良率下降。實現糾錯量子計算需要大量的量子位（qubit）。正(zheng)在(zai)努(nu)力(li)將(jiang)多(duo)個(ge)較(jiao)小(xiao)的(de)芯(xin)片(pian)連(lian)接(jie)到(dao)一(yi)個(ge)大(da)規(gui)模(mo)的(de)量(liang)子(zi)處(chu)理(li)器(qi)中(zhong)。這(zhe)種(zhong)多(duo)芯(xin)片(pian)方(fang)法(fa)有(you)望(wang)簡(jian)化(hua)大(da)型(xing)量(liang)子(zi)處(chu)理(li)器(qi)的(de)創(chuang)建(jian)
，並(bing)支(zhi)持(chi)該(gai)技(ji)術(shu)的(de)可(ke)預(yu)測(ce)和(he)加(jia)速(su)擴(kuo)展(zhan)。

 

縮放是開發容錯量子計算機的關鍵。預計今年晚些時候將測試一個 80 量子位的係統。將多芯片模塊技術應用於量子處理器可以產生足夠大的係統來運行實際應用
，包括所需的糾錯。

 

多芯片量子處理器。 （圖片：Rigetti Computing）

 

概括

 

數字 IC
、光互連和量子處理器的封裝選擇越來越多。先進的封裝技術支持異構集成以及使用來自最佳單個工藝或工藝節點的 IC 來優化性能並實現所需的集成。持續的封裝開發對於實現從手機到超大規模數據中心的先進係統解決方案非常重要。