【導讀】運yun算suan放fang大da器qi的de設she計ji可ke以yi分fen為wei兩liang個ge較jiao為wei獨du立li的de步bu驟zhou，第di一yi步bu是shi選xuan擇ze或huo搭da建jian運yun放fang的de基ji本ben結jie構gou，繪hui出chu電dian路lu結jie構gou草cao圖tu
，第di二er步bu就jiu要yao選xuan擇ze直zhi流liu電dian流liu，手shou工gong設she計ji管guan子zi尺chi寸cun，以yi及ji設she計ji補bu償chang電dian路lu等deng等deng，然ran後hou在zai手shou工gong計ji算suan的de基ji礎chu上shang，運yun用yong模mo擬ni電dian路lu仿fang真zhen軟ruan件jian對dui設she計ji的de兩liang級ji運yun放fang進jin行xing仿fang真zhen，並bing對dui電dian路lu進jin行xing後hou續xu的de調tiao試shi和he修xiu改gai。

運算放大器（簡稱運放）是許多模擬係統和混合信號係統中的一個完整部分。各種不同複雜程度的運放被用來實現各種功能：從直流偏置的產生到高速放大或濾波。伴隨者每一代 CMOS 工藝
，由於電源電壓和晶體管溝道長度的減小
，為運放的設計不斷提出複雜的課題。

兩級運算放大器的設計步驟

運yun算suan放fang大da器qi的de設she計ji可ke以yi分fen為wei兩liang個ge較jiao為wei獨du立li的de步bu驟zhou，第di一yi步bu是shi選xuan擇ze或huo搭da建jian運yun放fang的de基ji本ben結jie構gou，繪hui出chu電dian路lu結jie構gou草cao圖tu
，第di二er步bu就jiu要yao選xuan擇ze直zhi流liu電dian流liu，手shou工gong設she計ji管guan子zi尺chi寸cun，以yi及ji設she計ji補bu償chang電dian路lu等deng等deng
，然ran後hou在zai手shou工gong計ji算suan的de基ji礎chu上shang
，運yun用yong模mo擬ni電dian路lu仿fang真zhen軟ruan件jian對dui設she計ji的de兩liang級ji運yun放fang進jin行xing仿fang真zhen，並bing對dui電dian路lu進jin行xing後hou續xu的de調tiao試shi和he修xiu改gai。

1. 電路分析

1.1 電路結構

常見的 COMS 二級密勒補償運算跨導放大器的結構如圖 2.1 所示。主要包括四部分：第一級輸入級放大電路、第二級放大電路

、偏置電路和相位補償電路。

1.2 電路描述

第一級為PMOS作為輸入管的五管差分對
，提供高增益並且可以有效抑製共模信號幹擾。第二級為共源級放大電路
，由M6、M7構成，為電路提供大的輸出擺幅，並進一步提高增益。M14和Cc跨接在第一級輸出級和第二級輸出級之間，起相位補償作用，M14工作與線性區，通過偏置電路控製其導通電阻。偏置電路由 M8～M13 和 RB 組成，這是一個共源共柵 Widlar 電流源。M8 和 M9寬長比相同。M12 通常是 M13 的幾倍，源極加入了電阻 RB
，組成微電流源，產生電流 IB。對稱的 M11 和 M12 構成共源共柵結構，減小溝道長度調製效應造成的電流誤差
，同時還為 M14 柵極提供偏置電壓。

1.3 靜態特性分析

第一級的電壓增益為：Gm1R1，Gm1為M1,2跨導
，R1為M2、M4輸出阻抗並聯。第二級的電壓增益為：Gm2R2，Gm2為M6跨導，R2為M6、M7輸出阻抗並聯。

總的直流電壓增益為：Gm1Gm2R1R2＝gm1gm6(ro2//ro4)(ro6//ro7)

將 VGS－VT簡寫作 VGST，有：

電阻 ro由下式決定:

其中 λ 是溝道長度調製係數
，VE 為厄利電壓，L 為管子的有效溝道長度。

將gm和ro分別替換得到：

可見，兩級運放的直流增益與過驅動電壓 VGST和λ成反比，而 L 增大λ將減小
，因此，為了得到較高的增益，應當選取較小的過驅動電壓和較大的溝道長度。

1.3.1 偏置電路分析

偏置電路由 M8~M13 構成，其中包括兩個故意失配的晶體管 M12 和 M13
，電阻RB串聯在 M12 的源極，它決定著偏置電流和 gm12
，所以一般為片外電阻以保證其精確穩定。為了最大程度的降低 M12 的溝道長度調製效應，采用了 Cascode 連接的 M10以及用與其匹配的二極管連接的 M11 來提供 M10 及M14的偏置電壓。最後

，由匹配的 PMOS器件 M8 和 M9 構成的鏡像電流源將電流 IB複製到 M11 和 M13
，同時也為 M5 和 M7提供偏置。

下麵進行具體計算：

鏡像電流源 M8 和 M9 使得 M13 的電流與 M12 的電流相等
，從而有

且，

聯立上麵兩式得：

整理得：

一般的
，我們取W/L12＝4*W/L13

1.3.2 調零電阻分析

位於線性區的M14充當該兩級運放的調零電阻
，其中 M14 管的電阻為：

我們設置偏置電流使得 M11 與 M14 的源極電壓相同，從而使得VGS11＝VGS14

，需滿足：VGS13＝VGS6
，從而：

並且

將上式帶入Rz,我們得到：

1.4 小信號分析

1.4.1 零極點分析

兩級運算放大電路小信號等效模型入下圖所示：

其中，R1、R2分別為第一級
、第二級輸出阻抗，C1＝Cdb2＋Cdb4＋Cgs6（Cgs6為C1的主要成分），C2＝Cdb6＋Cdb7＋CL（CL為C2的主要成分）

列KCL節點電流方程：

解KCL方程並化簡零極點得到：

P1＝1/(Gm2R1R2Cc)

P2＝Gm2/C2

P3＝1/RzC1

Z＝1/Cc(Rz-1/Gm2)

Av＝Gm1Gm2R1R2

GBW＝Gm1/Cc

1.4.2 相位補償分析

通過調節M14和M11的長寬比可以起到調節Rz阻(zu)值(zhi)大(da)小(xiao)，實(shi)現(xian)移(yi)動(dong)右(you)半(ban)平(ping)麵(mian)零(ling)點(dian)的(de)作(zuo)用(yong)。如(ru)果(guo)將(jiang)零(ling)點(dian)移(yi)到(dao)左(zuo)半(ban)平(ping)麵(mian)並(bing)與(yu)第(di)二(er)極(ji)點(dian)重(zhong)合(he)，這(zhe)樣(yang)一(yi)來(lai)可(ke)以(yi)起(qi)到(dao)消(xiao)去(qu)第(di)二(er)極(ji)點(dian)的(de)作(zuo)用(yong)，這(zhe)要(yao)求(qiu)：

但dan在zai實shi際ji的de電dian路lu實shi現xian中zhong
，在zai負fu載zai電dian容rong未wei知zhi或huo者zhe運yun放fang工gong作zuo過guo程cheng中zhong負fu載zai電dian容rong發fa生sheng變bian化hua的de情qing況kuang下xia，很hen難nan使shi得de零ling點dian和he第di二er極ji點dian精jing確que抵di消xiao。另ling外wai
，即ji使shi在zai設she計ji時shi使shi得de零ling點dian的de位wei置zhi等deng於yu第di二er極ji點dian

，由you於yu工gong藝yi波bo動dong和he寄ji生sheng電dian容rong的de影ying響xiang，會hui使shi得de Rz 和電路中其它相關的參數偏離原先的設計值，這樣一來兩者不能夠完全抵消，反而會形成相鄰的零
、極點對，會對電路的瞬態性能產生不利的影響。

如果將零點移到左半平麵略大於 GBW 的位置（一般為 1.2 倍 GBW 處），從而使得相位超前，可以提高電路的穩定性。這就需要：

同時使非主極點 p2在 1.5GBW 處，本次二級運算放大器設計采用這種方法來補償相位。

2. 電路設計

2.1 設計指標

設計指標如下表：

2.2 設計步驟

1.選擇Cc的大小。

Cc取值通常為CL的三分之一左右，暫取1.5pf。考慮壓擺率指標（IDS5/Cc≥30V/us），得IDS5≥45uA。

2.分配各支路電流。

IDS5＝50uA IDS7＝200uA ID8＝ID9＝10uA，270uA×1.8V＝0.486mW（＜0.5mW）

，滿足靜態功耗指標。

3.相位補償。

由1/Cc(Rz-1/Gm2)＝1.2×Gm1/Cc，Gm2＝1.5×Gm1/Cc
，得Rz＝(1/1.2＋gm1/gm6)×1/gm1; gm6/gm1≈5。

4.選擇過驅動電壓。

VDSAT1降低有助於提高電壓增益

、共模抑製比以及電源抑製比
，並且在同等電流前提下，過驅動越小，跨導越大。因此VDSAT1盡量取小，這裏取VDSAT1＝100mV。

5.計算M1,2寬長比。

已知 ID1＝25μA，VDSAT1＝0.1V
，計算得：(W/L)1,2≈37。

6.計算 M3,4、M6、M5和 M7的寬長比。

為使M5不進入線性區
，VDSAT5不能過大
，取VDSAT5＝300m
，得(W/L)5＝8.29，為方便其他MOS管設計，取(W/L)5＝10；ID7＝4ID5
，故(W/L)7/(W/L)5＝4/1
，得(W/L)7＝40
；由gm6/gm1＝5，ID6＝8ID1＝8ID4，計算得：VDSAT6≈160mV，(W/L)6≈180；且VGS4近似等於VGS6，有(W/L)3,4/(W/L)6＝1/8
，得(W/L)3,4＝21.875
，取(W/L)3,4＝22。

7.計算 M8,9、M10,11、M12、M13的寬長比和 RB 的阻值。

取(W/L)12＝4*W/L)13
；由VGS13＝VGS6可得
，(W/L)13＝(IRB/ID6)×(W/L)6,(W/L)13＝9,因此W/L)12＝36；帶入式IB表達式中可解得：RB≈8061Ω；ID9/ID7＝10uA/200uA＝(W/L)9/(W/L)7，得(W/L)9＝(W/L)8＝2；將Rz＝(1/1.2+gm1/gm6)×(1/gm1)帶入Rz表達式求解
，取(W/L)14＝16,計算得(W/L)10,11＝2。

至此器件參數設計完成
，由於溝道調製效應以及體效應的影響，各支路電流、MOS管跨導及過驅動電壓較設計值會存在一定誤差，並且由與M6管寬長比很大，將引入很大的寄生電容，使得C1變大，P3極點變小，使相位裕度減小，將在後麵的電路仿真討論。

最終得到的器件參數如下:

3. 電路仿真

使用Cadence virtuoso IC618對該兩級運放進行電路仿真
，采用tsmc65nm工藝庫完成電路搭建，如下圖所示：

3.1 DC直流仿真

完成電路原理圖搭建後，在ADE L 仿真器中輸入預設參數，選擇DC分析，輸入共模電平為0.9V。

DC仿真結果如下：

由於溝道調製效應以及體效應的影響，IRB實際值小於10uA
，減小RB值使IRB接近10uA，並且由於W/L1較W/L5大很多
，M1,2過驅動電壓將遠小於M5
，這就容易使M1、M2進入亞閾值區，這裏M1、M2選擇低閾值NMOS管。輸出共模電平為980mV。

輸入共模範圍

輸入共模範圍即放大器第一級所有 MOS 管工作在飽和區的共模輸入電壓範圍。共模輸入範圍仿真方法如下：

calculator-OS可查看器件DC參數

，選中M0、M3以及M5的region參數，查看器件的工作區域，其中region＝0為關斷區

，region＝1線性區，region＝2飽和區
，region＝3亞閾值區，region＝4擊穿區。

DC參數掃描

，設置變量為VIN_CM

，掃描範圍為（0，1.8V）,掃描結果如下：

共模輸入範圍為（0.5V，1.58V）

輸出電壓擺幅

該兩級運算放大器的最大輸出電壓擺幅為VDD-2*VDSAT，輸出電壓擺幅仿真方法如下：

在運放一端施加0.9V電壓，另一端在0.9V±10mV範圍內掃描DC電壓
，同時畫出VOUT：

在0.9V±1mV範圍內繼續掃描DC電壓：

輸出電壓範圍為：（175mV

，1.66V）
，輸出電壓擺幅為(1.66-0.98)×2＝1.36V

3.2 ac仿真

幅頻響應

ac小信號仿真結果如下：

仿真結果顯示GBW和PM均小於設計指標。PM小於45°，因此P2位於GBW內，且P2＝gm6/2πCL≈100MHz＞GBW。

分析發現W/L6很大，導致其寄生電容很大（約為1.45pF）
，1/(RzC1)≈48MHz

將M6的W、L同時減半以減小該寄生電容，仿真發現：

Cgs減小為0.36pF,PM約為60.7°，GBW約為54.55MHz滿足指標要求，但由於M6溝道長度減半，溝道調製效應變得更加顯著，為了平衡M6
、M7電流，輸出共模電平升高

，將極大減小輸出電壓擺幅。

因此
，仍保持M6寬長不變，嚐試移動左零點補償該寄生電容引起的極點。

M14的寬長比控製著Rz的大小，通過掃描M14的寬長比發現，當W/L14＝12時
，滿足GBW指標要求,但仍不滿足PM指標。

為了獲得更好的PM和GBW指標
，將W/L1修改為50，W/L10和W/L11修改為1，W/L14修改為9
，對Cc值進行參數掃描：

Cc修改為2pF，PM和GBW均達到指標要求

，適當的增大Cc可以獲得更好的相位裕度
，但Cc增大同時會減小GBW和壓擺率。

PSRR

PSRR+：

正電源抑製比(66.3+5.45)≈72dB

PSRR-：

負電源抑製比(66.3+19.54)≈86dB

3.3 tran仿真

壓擺率

給差分輸入管一端施加脈衝階躍信號，選擇tran分析
，畫出VOUT輸出曲線，點擊measurement-transient measurement，仿真得壓擺率為28.9V/us＞20V/us

3.4 noise仿真

由於第二級噪聲等效到輸入端需要除以第一級增益
，因此兩級運放的噪聲集中在第一級。輸入噪聲電壓由熱噪聲和閃爍噪聲兩部分組成：

在中低頻段，閃爍噪聲為主要部分
，其等效輸入參考噪聲電壓為：

所以，一般采用增大輸入管麵積的方法來優化電路的噪聲性能。

noise仿真結果如下：

輸入參考噪聲電壓為48.17nV/ √Hz@1KHz。

4.仿真結果

Cadence仿真結果見下表：

器件最終參數

性能指標

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