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揭秘10納米工藝技術，如何做到"省芯"又"省錢"

發布時間：2015-06-26 責任編輯：sherry

【導讀】10nm預計將會是一個高產能與長使用壽命的技術節點。台積電和三星都計劃在2015年第4季投產10nm設計，所瞄準的客戶顯然就是Apple。如果能夠在2016年或甚至在2017年中旨以前量產10nm，那麼16/14nm將會是一個“短命”的技術節點。

半導體供應鏈正麵臨越來越多的挑戰，但10nm節點將有更大的機會能夠從新技術工藝的微縮中獲得更大的好處。

根據國際商業策略(IBS)的分析預計，20nm和16/14nm工藝的閘極成本將會比上一代技術更高。而針對10nm閘極成本的分析則顯現出不同的模式，如下圖所示。

在曆經16nm/14nm閘極成本持續增加後，可望在10nm時降低。（來源：IBS）

雖然IBS並未預期工藝技術停止微縮，但預計試錯成本(cost penalty)將出現在采用20nm bulk CMOS HKMG和16/14nm FinFET之際。對於閘極成本的這些項測已經證實是正確的，而當蘋果(Apple)的20nm產品量產時，20nm芯片產能比起28nm時更低得多了。

台積電(TSMC)提供了另一個例子。該公司的28nm芯片月產能(WPM)達15萬片，但其20nm芯片月產能大約將近三分之一——60,000WPM。Globalfoundries在其紐約州馬爾它(Malta)晶圓廠也擁有20nm產能，但該廠的主要著重於FinFET。至於三星電子(Samsung Electronics)和聯電(UMC)，他們決定直接跳過20nm。

隨著16/14nm晶圓量產，同樣地，16/14nm的晶圓產能又比28nm時更低。16/14nm的晶圓產量同樣是由Apple驅動的，但利用16/14nm技術的時間長短則將由10nm工藝多快出現所決定。

相較於晶圓成本增加，10nm時的閘極成本將會降低，這是因為該工藝將會具有更高的閘極密度。為了可在10nm時取得更低的閘極成本，勢必需要具備較高的係統與參數良率，但這並不難實現。

10nm預計將會是一個高產能與長使用壽命的技術節點。台積電和三星都計劃在2015年第4季投產10nm設計，所瞄準的客戶顯然就是Apple。如果能夠在2016年或甚至在2017年中旨以前量產10nm，那麼16/14nm將會是一個“短命”的技術節點。

然而，10nm所需的資本支出大約為20億美元，可實現10,000 WPM的產能；如果要達到40,000 WPM產能，那麼晶圓廠將耗資80億美元。此外，實現10nm的設計至少需要1.5億美元的最低成本，因此，如果芯片營收必須比設計成本更高10倍才能取得不錯的投資報酬率，那麼，10nm芯片就必須達到15億美元的銷售數字。

在10nm節點以後，可能必須使用超紫外光微影(EUV)技術，而且必須在提升EUV吞吐量方麵穩定進步。盡管450mm晶圓技術持續進展，但預計要到2020年以前才可能開始導入。

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