中心議題：

• 16 位及32 位定點係統實際的實施結果
• 量化效應與數字控製器采樣速率之間的關係所產生的影響
• PWM控製器的量化效應以及解決這一問題的新技術

解決方案：

• 使用高分辨率PWM 的新型架構
• 選用32 位定點數字信號處理器

在本文的第一部分中
，我們探討了采樣進程及算法實施的量化效應。現在我們提出實驗結果以印證第一部分的發現。
下圖 1 為係統實施結構圖。如前所述
，在本文第一部分中，我們采用16 位定點及32 位定點DSP 進行係統實施。
然而，由於定點處理器上的浮點運算是通過運行時間支持庫 (rts2800_ml.lib) 實現的
，本身效率不高，所以浮點版本的真實實施方式需要較長的采樣時間 (4 kHz) 以便計算所有浮點模塊。由於不同的采樣時間將影響係統性能，所以為了比較方便，實驗結果將僅側重於 16 位與 32 位之間的定點版本。在采樣時間不是問題的情況下

，浮點與 32 位定點版本的響應是相同的（如第一部分所述）。

比例積分控製器的積分項總是采用 32 位字長甚至是 16 位定點版本，根據以往的經驗
，采用 16 位積分累加的結果明顯地差的多。采用類似仿真的策略將 ±0.5 pu 的步長應用於係統速度參考。d 軸及 q zhoudianliuhegucesuduzuoweisuduminglingdebuchang，zhexieyezhengshilefangzhenjieguo。zaishuntaijiwentaizhuangtaixia，fangzhenjieguodexiangyingxiangguanxinghenqiang。buliangzhendangshuntaijiyincaiyong 16 位實施造成的瞬態時間增加等情況下的量化效應是可以驗證的。
量化及采樣頻率
要在數字信號處理器的馬達控製算法中實現 PID 等控製器，該控製器必須是離散控製器。采樣頻率的選擇是關鍵的考慮因素，必須遵循能夠避免失真的尼奎斯特 (Nyquist) 規定。然而在控製係統中
，采樣速率幾乎總是有必要比尼奎斯特規定建議的大的多。必須在係統 () 最高頻率分量時確定采樣頻率。然後，所選的采樣頻率 () 必須大於該頻率的兩倍
，即 。僅遵循尼奎斯特規定並不能確保控製係統正常工作。因此

，對於一階係統 (first order system) 而言，通常的做法是選擇頻率大於 的四倍以上。對於二階以上的更高階係統而言，通常選擇采樣率為最高頻率分量的 10 倍。

這樣做的目的是為了將內部采樣偏移 (inter sample deviation) 控製在可以接受的最小範圍內。為說明這種情況


，表 1 列出了采樣率變化時對控製器係數的影響。在此例中，我們將一個簡單的單極點傳輸函數進行了離散處理。(1) 為傳輸函數的關係式。
使用以下命令在 Matlab 中進行離散處理：
MATLAB>>SYSD= c2d(tf([100],[1 100]),Ts,’zoh’)

我wo們men可ke以yi看kan到dao
，若ruo采cai樣yang間jian隔ge選xuan擇ze恰qia當dang，則ze係xi數shu不bu會hui存cun在zai明ming顯xian的de問wen題ti。但dan過guo采cai樣yang會hui引yin起qi顯xian著zhu的de分fen辨bian率lv問wen題ti。通tong過guo觀guan察cha該gai係xi數shu的de幅fu度du可ke以yi了le解jie量liang化hua效xiao應ying。首shou先xian是shi係xi數shu分fen辨bian率lv問wen題ti。隨sui著zhe采cai樣yang率lv的de提ti高gao，分fen子zi係xi數shu (numerator coefficient) 逐漸變小。當采樣率為 時，係數下降為 0.00099950016。其 Q15 表示為 0x0020
，即 16 位處理器的本機最佳單精度分辨率 (single precision resolution)。這意味著係數分辨率為 5 位
，由於係統通常會涉及快
、慢動態特性混合並需要複雜的處理過程，所以對16 位處理器來說是個很嚴重的問題。  
其二，分辨率有限可能導致實際控製器會發生“位移”或呈現出與設計模型不同的特性。這些差異可能導致嚴重的性能問題。對於 16 位處理器而言，要保持高效率就必須具備 16 位係數；多倍精度運算的周期過於密集，留給設計師的係數選擇範圍對分子而言僅有 4～5 位的分辨率。這些影響都是因為提高采樣率引起的。如果係統設計師要提高係統帶寬
，那麼也必須提高采樣率。在這種情況下，采用 32 位運算會使數值表示好得多。處理上述情況時

，象TI TMS320F2812 數字信號控製器等具有本機 32 位小數表示能力的 32 位處理器可以避免產生上述問題。

數字PWM 架構及其降頻引起的量化問題
嵌入式控製器的數字脈寬調製 (PWM) 架構采用數字計數器與比較寄存器來生成PWM 輸出。高速時鍾為計數器提供時鍾，計數器的輸出計數值與比較寄存器的值作對比。當計數器值超過比較寄存器的值時，PWM 引腳被置為高電平。通過更改比較寄存器的值就可以調製輸出。圖 3(a) 為概念表示法。

這種方案也有其缺點。PWM 輸出的最小變化值等於計數器時鍾的時鍾周期，當PWM 頻率升高時會產生量化問題。例如，當時鍾頻率為50MHz
、PWM 頻率為 25 kHz 時，PWM 分辨率小於11 位，不適用於高精度應用。占空比變小時精度降低 2 到 3 位
，這與用300V DC 總線驅動 24V 及36V 伺服馬達的情況相同。當控製功率因數校正級與馬達控製反向器相關聯時上述情況就顯得益發重要。本例中，PWM 頻率一般高於 200kHZ

，主要是為了降低磁性器件的大小。本例中的 PWM 頻率即使達到 100MHz，其分辨率也僅為8 到9 位。這可能導致有限周期問題，要解決此問題，則必須更改 PWM 架構。

TI 被稱為高分辨率PWM 的新型架構（首次應用於TI TMS320F2801
、F2806 及 F2808 數字信號控製器）采用全新的調製方法，分辨率為 150 微微秒。該器件轉化的相對應的PWM 分辨率要高的多，幾乎消除了數字脈寬調製器的量化影響。
圖3(b) 顯示了運行中的高分辨率PWM 及標準PWM jishu。cankaoruanjiantuxingdexiemian，dangjinyonggaofenbianlvgongnengshihuichanshengjietixianxiang。dangqiyonggaofenbianlvgongnengshi，pingmushangxianshilehuangsexianji。henrongyikanchugaofenbianlvPWM 降低了幾個數量級的PWM 輸出量化。對於反向器等PWM 驅動器件而言
，由於PWM 的時間分辨率簡單轉換為輸出電壓分辨率
，高分辨率PWM產生的增強分辨率有助於降低因有限輸出分辨率而導致的有限周期現象的發生。

結論
仿真結果與實驗結果的比較顯示，16 位係統的性能浮動很大。另一方麵，32 weidingdianxitongdexingnengyufudianxitongxiangtong。yinweijisuandefuzaxingdaweitigaohuijiangdixitongxingneng，yincizaidingdianqijianshangshixianfudiansuanfashibuxianshide。raner，pingjieguixinpianjishudejinbuyijigengxiaoqiaodebandaotichicun，womenyiyujinqituichulechaodichengbende32 位定點數字信號處理器，從而係統設計人員能夠采用32 位器件提高馬達控製係統的性能。

此外，選用32 weijisuanfangfabujinshishejirenyuannenggoucongjianzhalianghuaxijiewentidengfansuodegongzuozhongjietuochulai，erqiehainengshiyonggenggaodecaiyanglv，congerxianzhutigaoleduisifushejirenyuanlaishuozhiguanzhongyaodexitongdaikuan。weileduilianghuaxiaoyingyouyigeqingxidelijie
，bingshixitongxingnengzuiyouhua，jiejueshuchulianghuawentiyehenzhongyao。jiezhugaofenbianlvPWM 等技術的優勢

，這一問題將很容易解決。