UPF 主zhu要yao用yong於yu增zeng強qiang漏lou泄xie功gong耗hao的de功gong率lv門men控kong，其qi主zhu要yao用yong途tu是shi定ding義yi電dian壓ya域yu。指zhi定ding不bu同tong電dian壓ya域yu的de其qi中zhong一yi個ge原yuan因yin是shi為wei了le協xie商shang功gong耗hao與yu性xing能neng之zhi間jian的de折zhe衷zhong方fang案an。較jiao高gao的de電dian壓ya可ke獲huo得de更geng快kuai的de速su度du
，但dan需xu要yao更geng高gao的de動dong態tai功gong耗hao (1/2 C V2 f)。

 

功(gong)耗(hao)與(yu)電(dian)壓(ya)的(de)平(ping)方(fang)成(cheng)正(zheng)比(bi)。因(yin)此(ci)
，降(jiang)低(di)動(dong)態(tai)功(gong)耗(hao)要(yao)從(cong)針(zhen)對(dui)設(she)計(ji)中(zhong)的(de)不(bu)同(tong)模(mo)塊(kuai)規(gui)劃(hua)合(he)適(shi)的(de)電(dian)壓(ya)電(dian)平(ping)開(kai)始(shi)。動(dong)態(tai)功(gong)耗(hao)主(zhu)要(yao)受(shou)活(huo)動(dong)影(ying)響(xiang)。設(she)計(ji)中(zhong)運(yun)行(xing)的(de)工(gong)作(zuo)越(yue)多(duo)，最(zui)終(zhong)需(xu)要(yao)的(de)能(neng)量(liang)就(jiu)越(yue)多(duo)。隨(sui)著(zhe)在(zai)設(she)計(ji)中(zhong)完(wan)成(cheng)工(gong)作(zuo)的(de)速(su)度(du)提(ti)高(gao)，所(suo)需(xu)功(gong)耗(hao)也(ye)會(hui)增(zeng)加(jia)。要(yao)節(jie)省(sheng)動(dong)態(tai)功(gong)耗(hao)，可(ke)以(yi)降(jiang)低(di)設(she)計(ji)的(de)工(gong)作(zuo)速(su)度(du)（降低時鍾速度），嚐(chang)試(shi)降(jiang)低(di)電(dian)壓(ya)，或(huo)嚐(chang)試(shi)削(xue)減(jian)設(she)計(ji)活(huo)動(dong)。減(jian)小(xiao)設(she)計(ji)中(zhong)的(de)電(dian)容(rong)是(shi)節(jie)能(neng)的(de)另(ling)一(yi)個(ge)重(zhong)要(yao)方(fang)麵(mian)，這(zhe)通(tong)常(chang)可(ke)借(jie)助(zhu)高(gao)效(xiao)的(de)實(shi)施(shi)或(huo)通(tong)過(guo)調(tiao)整(zheng)工(gong)藝(yi)來(lai)實(shi)現(xian)。

 

一般而言，設計架構師比較擅長確定電壓和時鍾速度。但目前為止，還未找到減少活動（尤其是不必要的活動）的有效做法。此類縮減往往需要微架構更改（例如 FSM 重新編碼、模塊級時鍾門控、存儲器門控、存儲器分塊和旁路存儲器訪問），而這類更改要求深入了解設計功能。這類更改適合由編寫 RTL 的設計人員來執行。

 

在zai許xu多duo公gong司si，降jiang低di功gong耗hao的de工gong作zuo交jiao給gei功gong耗hao專zhuan家jia完wan成cheng。這zhe些xie專zhuan家jia具ju備bei多duo年nian積ji累lei的de反fan複fu應ying用yong於yu所suo在zai業ye務wu組zu設she計ji的de知zhi識shi和he方fang法fa。但dan這zhe種zhong方fang法fa非fei常chang狹xia隘ai，無wu法fa在zai公gong司si內nei多duo個ge業ye務wu組zu之zhi間jian拓tuo展zhan。

 

公司開始認識到這一方法的局限性。於是越來越多的 RTL 設she計ji人ren員yuan從cong一yi開kai始shi便bian承cheng擔dan了le解jie決jue功gong耗hao問wen題ti的de任ren務wu。理li想xiang情qing況kuang下xia原yuan本ben就jiu應ying如ru此ci。了le解jie設she計ji的de人ren員yuan是shi進jin行xing功gong耗hao優you化hua的de最zui佳jia人ren選xuan。而er且qie
，在zai設she計ji轉zhuan向xiang FinFET 技術的過程中

，動態功耗已成為功耗的主導因素（圖 1）。

 

圖 1：功耗趨勢。

 

降低 RTL 動態功耗的常用方法

 

在 RTL 做出的決定對設計功耗的影響遠大於在設計流程後期做出的決定。RTL 設計人員嚴重依賴時鍾門控來削減時鍾翻轉。這是目前占絕對優勢的降低動態功耗的最常用方法。RTL 設計人員使用的一些其他方法包括數據門控和觸發器克隆／共享（圖 2）。

 

圖 2：克隆觸發器方法。

 

圖 2 顯示：

 

• 觸發器 F 提供了用於 3 種算術運算的運算符。

• 觸發器 F 無法進行門控
，因為至少一種算術運算需要它的值。

• 即便執行一種運算，另外兩種運算中的邏輯也會發生不必要的翻轉並產生功耗。

• 通過將觸發器 F 克隆到三個觸發器（F1、F2 和 F3）中，可在對兩種運算進行門控的同時計算第三種運算。

 

通過這一更改
，設計人員需要確認額外觸發器的功耗要遠小於它們所控製的下遊算術運算功耗。

 

要對功耗產生更深刻的影響，RTL 設計人員需要在設計中進行越來越多的粗粒度（微架構）更改。例如，通過以下方法可顯著削減動態功耗：

 

• 模塊級的時鍾門控

• 將寄存器鏈轉換為環形緩衝器

• 關斷存儲器

• 旁路存儲器訪問

• 執行重定時

• 使用運算符屏蔽。

 

jiangyiweijicunqitihuanweihuanxinghuanchongqishiyizhongchangjiandeweijiagoushejigenggai。yiweijicunqizhongdehuodonglianghenda，yinweiyanzhejieshouxinzhidechufaqilian
，shujuyizhidouzaijinxingyiwei。zheyiyiweicaozuodaozhichufaqi（以及這些觸發器所驅動的邏輯中）發生多次不必要的翻轉並造成功耗。因此，設計人員考慮將移位寄存器替換為環形緩衝器（圖 3），因為這些緩衝器在讀取或使用新值時不需要移動。

 

圖 3：將移位寄存器替換為環形緩衝器。

 

進行這一更改後，設計人員需要確認在環形緩衝器內添加讀／寫指針邏輯產生的功耗不會超過通過使用環形緩衝器節省的功耗。

 

由於在任意給定的時間間隔，僅僅訪問總計地址中的少數幾個地址，因此存儲器會浪費功率。為解決此問題，設計人員可使用較小的“分塊”實施總體存儲器，這些分塊在未被訪問時可予以關斷（圖 4）。

 

圖 4：存儲器分塊示例。

 

圖 4 顯示了對一個 1024 字存儲器進行分塊的兩種方法：

 

1. 兩個 512 字的分塊：僅其中一個分塊處於主動被訪問狀態
，另一個分塊則通過門控關斷以節省功耗。

2. 四個 256 字的分塊：任意時刻有三個分塊可處於門控關斷狀態。

 

另一種設計存儲器以節省功耗的方法是通過一組固定寬度的存儲塊來配置所需的存儲器字大小。在圖 5 所示的示例中，有多種實現 512 字 X 28 位存儲器的方法

，圖中提供了兩種：

 

1. 剛好使用 28 位字大小 (16 + 8 + 4) 並插入額外的編碼邏輯，用於在兩個分塊之間做出選擇（圖 5 右上角）。

2. 使用單個 32 位存儲器元器件（圖 5 右下角）。盡管此解決方案不需要任何編碼邏輯，但有 4 位存儲器被浪費。

 

圖 5：可能的存儲器配置。

 

不論設計人員采用哪種方法來降低存儲器功耗，都必須非常小心，確保額外解碼邏輯的功耗仍小於較大的原始存儲塊功耗。

 

遺憾的是，前述方法的接受度遠不如預期。主要有兩個原因：

 

• 不容易了解設計中存在這類機會。

• 不容易了解通過做出更改將會降低多少功耗。

 

通(tong)常(chang)，設(she)計(ji)人(ren)員(yuan)依(yi)賴(lai)他(ta)們(men)的(de)經(jing)驗(yan)或(huo)直(zhi)覺(jiao)做(zuo)出(chu)設(she)計(ji)更(geng)改(gai)。他(ta)們(men)載(zai)入(ru)仿(fang)真(zhen)波(bo)形(xing)，並(bing)嚐(chang)試(shi)估(gu)計(ji)其(qi)設(she)計(ji)中(zhong)可(ke)能(neng)出(chu)現(xian)冗(rong)餘(yu)活(huo)動(dong)的(de)位(wei)置(zhi)。然(ran)後(hou)，根(gen)據(ju)此(ci)類(lei)活(huo)動(dong)所(suo)在(zai)的(de)區(qu)域(yu)，嚐(chang)試(shi)評(ping)估(gu)可(ke)減(jian)少(shao)浪(lang)費(fei)活(huo)動(dong)的(de)方(fang)法(fa)。對(dui)一(yi)般(ban) RTL 設計人員而言，這樣未免要求過高。因此，很多功耗節省未能付諸實施。使用 PowerPro® 提供了一種解決方案。

 

使用 POWERPRO 降低動態功耗

 

很顯然
，傳統的降低功耗方法已經不再行得通。遷移到 FinFET 給(gei)動(dong)態(tai)功(gong)耗(hao)帶(dai)來(lai)了(le)與(yu)日(ri)俱(ju)增(zeng)的(de)嚴(yan)峻(jun)挑(tiao)戰(zhan)。為(wei)保(bao)持(chi)競(jing)爭(zheng)優(you)勢(shi)，單(dan)純(chun)依(yi)賴(lai)功(gong)耗(hao)專(zhuan)家(jia)來(lai)降(jiang)低(di)功(gong)耗(hao)已(yi)經(jing)遠(yuan)遠(yuan)不(bu)夠(gou)了(le)。公(gong)司(si)將(jiang)會(hui)在(zai)功(gong)耗(hao)方(fang)麵(mian)落(luo)後(hou)於(yu)競(jing)爭(zheng)對(dui)手(shou)。

 

jiandandibaogaoshejidegonghaoshuziyibuzaishiyi。gonghaofenxishiyigezhongyaodebuzhou，dantabenshenbingbunengjieshengrenhegonghao。zuizhongyaoqujueyushejirenyuangerendezhuanyezhishi，yijitamenruhejiedugongjubaogaocongeryouhuagonghaosheji。

 

RTL 設計人員需要關於設計中哪些位置可以節省功耗的指導。他們需要關於其設計中存在的優化範圍（例如模塊級時鍾門控
、移位寄存器到環形緩衝器、存儲器緩存和複位移除）及相關功耗節省的確鑿證據。PowerPro 在zai設she計ji中zhong提ti供gong了le進jin行xing許xu多duo微wei架jia構gou和he細xi粒li度du優you化hua的de可ke能neng性xing，並bing且qie呈cheng現xian了le與yu每mei項xiang更geng改gai相xiang關guan的de實shi際ji功gong耗hao節jie省sheng。與yu手shou動dong方fang法fa相xiang比bi，其qi可ke最zui大da限xian度du減jian少shao了le花hua費fei在zai做zuo出chu設she計ji決jue策ce上shang的de時shi間jian。基ji於yu PowerPro 的(de)建(jian)議(yi)，設(she)計(ji)人(ren)員(yuan)可(ke)根(gen)據(ju)其(qi)設(she)計(ji)進(jin)度(du)做(zuo)出(chu)更(geng)改(gai)。如(ru)果(guo)依(yi)據(ju)進(jin)度(du)還(hai)有(you)足(zu)夠(gou)的(de)時(shi)間(jian)，他(ta)們(men)可(ke)以(yi)實(shi)施(shi)所(suo)有(you)建(jian)議(yi)。如(ru)果(guo)時(shi)間(jian)有(you)限(xian)，設(she)計(ji)人(ren)員(yuan)可(ke)以(yi)選(xuan)取(qu)最(zui)佳(jia)建(jian)議(yi)加(jia)以(yi)實(shi)施(shi)。在(zai)設(she)計(ji)流(liu)程(cheng)中(zhong)采(cai)用(yong) PowerPro 時
，這一靈活性至關重要。

 

功耗優化的另一個關鍵部分是探索各種更改（例如工作模式、時鍾頻率、工作電壓和工藝技術）對應的功耗的能力，對於 IP 開發人員而言尤其如此。建議的優化應適用於上述所有參數。利用 PowerPro，設計人員可以探索仿真配置文件、電壓
、時鍾速度和設計自身的更改。在 PowerPro 內可以並行評估以上多種更改（圖 6）。因此
，過去需要幾周才能完成的探索任務，現在隻要幾個小時就能完成。這種生產率提升讓 PowerPro 成為極具吸引力的設計流程補充。

 

圖 6：PowerPro 功耗探索。

 

檢測功率冗餘的基礎技術是形式化分析。PowerPro 對設計執行深入的時序分析，以找出存儲器訪問、寄存器載入和數據路徑計算中存在的冗餘。由於 PowerPro 能夠基於時序探索建議修改
，因此遠優於市場中的同類競爭技術。PowerPro 可針對設計流程的所有方麵提供支持，包括寫出優化的 RTL、ECO 和驗證。設計人員確信，他們可以接受源自 PowerPro 的所有建議，並且不會對其交付進度產生任何不利影響。

 

 

推薦閱讀：