本文介紹連續時間Σ-Δ ADC，tongguojianhuaxinhaolianlaiyouxiaojiejuecaiyangwenti。caiyongzhezhongfangfawuxushiyongkanghundielvboqihehuanchongqi
，bingkejiejueyuewaizujianxiangguandexinhaolianshitiaowuchahepiaoyiwenti。jinerkesuoxiaojiejuefanganchicun，jianhuasheji，binggaishanxitongdexiangweipipeihezhengtiyanchi。

 

本文還將連續時間轉換器與離散時間轉換器進行了比較，並著重介紹使用連續時間Σ-Δ ADC的係統優勢和存在的限製。

 

采樣基本原理

 

數據數字化包含采樣和量化兩個基本過程，如圖1所示。采樣是第一步，其中使用采樣頻率fS將連續時間可變模擬信號x(t)轉換為離散時間信號x(n)。最終得到以 1/TS (fS = 1/TS)間隔的信號。

 

圖1.數據采樣。

 

第二步是量化
，將這些離散時間樣本值估算為一個有限可能值，並用數字代碼表示，如圖1所示。這種量化為一組有限值的操作會導致數字化誤差，稱為量化噪聲。

 

采(cai)樣(yang)過(guo)程(cheng)也(ye)會(hui)導(dao)致(zhi)混(hun)疊(die)，可(ke)以(yi)看(kan)到(dao)有(you)輸(shu)入(ru)信(xin)號(hao)折(zhe)返(fan)以(yi)及(ji)采(cai)樣(yang)保(bao)持(chi)時(shi)鍾(zhong)頻(pin)率(lv)周(zhou)圍(wei)出(chu)現(xian)諧(xie)波(bo)。奈(nai)奎(kui)斯(si)特(te)準(zhun)則(ze)要(yao)求(qiu)采(cai)樣(yang)頻(pin)率(lv)必(bi)須(xu)至(zhi)少(shao)是(shi)最(zui)高(gao)信(xin)號(hao)頻(pin)率(lv)的(de)兩(liang)倍(bei)。如(ru)果(guo)采(cai)樣(yang)頻(pin)率(lv)小(xiao)於(yu)最(zui)大(da)模(mo)擬(ni)信(xin)號(hao)頻(pin)率(lv)的(de)兩(liang)倍(bei)
，將(jiang)會(hui)出(chu)現(xian)一(yi)種(zhong)稱(cheng)為(wei)"混疊"的現象。

 

為了理解混疊在時域和頻域中的含義，首先來看圖2所示的單信號音正弦波采樣信號的時域表示。在本例中，采樣頻率 fS不是 fa的至少2倍
，隻是稍微高於模擬輸入頻率 fa
，因此不符合奈奎斯特準則。注意，實際樣本圖案會產生較低頻率 fS – fa的混疊正弦波。

 

圖2.混疊：時域表示。

 

圖3.混疊：頻域表示。

 

這種情況的相應頻域表示如圖3所示。

 

奈奎斯特帶寬定義為從DC到 fS/2的頻譜。該頻譜可細分為無數個奈奎斯特區，每個區的寬度為 0.5fS。在實際應用中
，可以將理想采樣器用ADC後接FFT處理器來代替。FFT處理器僅提供DC到 fS/2範圍內的輸出
；即第一奈奎斯特區出現的信號或混疊。

 

如果采用理想的脈衝采樣器，在 fS 頻率下對 fa 頻率的單頻正弦波進行采樣（見圖1）。另外假定 fS > 2fa。采樣器的頻域輸出顯示，每個 fS倍數頻率附近均會出現原始信號的混疊或鏡像；即 |± KfS ± fa| 頻率處，K = 1,2,3,4等。

 

接下來，我們考慮第一奈奎斯特區之外的信號（圖3）。信號頻率僅略小於采樣頻率，就是圖2中時域表示的情形。注意，即使信號位於第一奈奎斯特區之外，其鏡像（或混疊） fS – fa仍位於該區內。回到圖3。很明顯，如果任何鏡像頻率 fa處出現幹擾信號，那麼也將會出現在 fa，因而會在第一奈奎斯特區內產生雜散頻率成分。

 

解決挑戰，實現精密性能

 

對於高性能應用，係統設計人員需要解決采樣過程導致的量化噪聲、混疊和開關電容輸入采樣問題。兩種類型的精密ADC都采用基於開關電容的采樣技術構建，這兩種ADC分別是行業中常見的逐次逼近寄存器(SAR)和Σ-Δ ADC。

 

量化噪聲

 

在理想的奈奎斯特ADC中
，ADC的LSB大小將決定進行模數轉換時帶到輸入中的量化噪聲。這些量化噪聲都分布在 fS/2daikuanfanweinei。weilejiejuelianghuazaoshengwenti，shouxianxuyaocaiyongguocaiyangjishu，jiyidafugaoyunaikuisitepinlvdesulvduishuruxinhaojinxingcaiyang
，yitigaoxinzaobi(SNR)和分辨率(ENOB)。過采樣期間
，選擇使用的采樣頻率為奈奎斯特頻率的N倍 (2 × fIN)
，因此必須讓相同的量化噪聲分布在N倍奈奎斯特頻率範圍內。這也會放寬對抗混疊濾波器的要求。過采樣率(OSR)定義為 fS/2fIN
，其中 fIN 是目標信號帶寬。一般來說，對ADC進行4倍過采樣可額外提供1位分辨率，或增加6 dB的動態範圍。提升過采樣率可降低整體噪聲並增加動態範圍(DR)，因為過采樣為ΔDR = 10log10 OSR
，單位dB。

 

過采樣可以與集成數字濾波器和抽取功能一起使用和實現。Δ-Σ型ADC基本過采樣調製器對量化噪聲進行整形，使其大部分出現在目標帶寬以外，從而增加低頻下的整體動態範圍，如圖4所示。然後，數字低通濾波器(LPF)濾除目標帶寬以外的量化噪聲

，抽取器降低輸出數據速率，使其回落至奈奎斯特速率。

 

圖4.過采樣示例。

 

噪聲整形是另一種用於降低量化噪聲的技術。在Σ-Δ ADC中，在環路濾波器之後的環路內使用低分辨率（一位至五位）量化器。DAC用作反饋，用於提取輸入中的量化信號，如圖5所示。

 

圖5.噪聲整形。

 

積分器將累加量化誤差，將量化噪聲整形至更高頻率
，然後使用數字濾波器進行濾波。圖6所示為典型的Σ-Δ ADC輸出x[n]的功率譜密度(PSD)。噪聲整形斜率取決於環路濾波器的階數H(z)（見圖11），每十倍頻程為(20 × n) dB
，其中n表示環路濾波器的階數。Σ-Δ ADC通過結合使用噪聲整形和過采樣，可實現帶內高分辨率。帶內帶寬等於 fODR/2 （ODR表示輸出數據速率）。通過提高環路濾波器的階數或提高過采樣率，可以獲得更高的分辨率。

 

圖6.過采樣和噪聲整形圖。

 

混疊

 

為wei了le解jie決jue高gao性xing能neng應ying用yong中zhong的de混hun疊die，可ke使shi用yong更geng高gao階jie的de抗kang混hun疊die濾lv波bo器qi來lai避bi免mian任ren何he數shu量liang的de混hun疊die。抗kang混hun疊die濾lv波bo器qi是shi一yi款kuan低di通tong濾lv波bo器qi，其qi帶dai寬kuan會hui限xian製zhi輸shu入ru信xin號hao，並bing確que保bao信xin號hao中zhong不bu含han可ke以yi折zhe返fan的de目mu標biao帶dai寬kuan以yi外wai的de頻pin率lv分fen量liang。濾lv波bo器qi性xing能neng將jiang取qu決jue於yu帶dai外wai信xin號hao與yufS/2的接近程度和所需的衰減量。

 

對於SAR ADC，輸入信號帶寬和采樣頻率之間的差距並不大，所以我們需要使用更高階的濾波器，這要求采用更複雜
、更高階的濾波器設計，且功率更高，失真更大。例如，如果采樣速度為200 kSPS的SAR的輸入帶寬為100 kHz，則抗混疊濾波器需要抑製>100 kHz的輸入信號，以確保不會產生混疊。這就需要使用極高階的濾波器。圖7顯示了陡峭的需求曲線。

 

圖7.混疊要求。

 

如果選擇使用400 kSPS采樣速度來降低濾波器的階數，則需要抑製>300 kHz的de輸shu入ru頻pin率lv。提ti高gao采cai樣yang速su度du會hui增zeng加jia功gong率lv，如ru果guo實shi現xian雙shuang倍bei速su度du，需xu要yao的de功gong率lv也ye會hui翻fan倍bei。由you於yu采cai樣yang頻pin率lv遠yuan高gao於yu輸shu入ru帶dai寬kuan，因yin此ci以yi功gong率lv為wei代dai價jia進jin一yi步bu提ti高gao過guo采cai樣yang會hui進jin一yi步bu放fang寬kuan抗kang混hun疊die濾lv波bo器qi的de要yao求qiu。

 

在Σ-Δ ADC中
，以更高的OSR對輸入過采樣，由於采樣頻率遠高於輸入帶寬，因而放寬了抗混疊濾波器的要求
，如圖8所示。

 

圖8.∑-Δ 架構中的抗混疊濾波器要求。

 

圖9顯示了SAR和離散時間Σ-Δ(DTSD)架構中AAF的複雜程度。如果我們要使用100 kHz –3 dB輸入帶寬在采樣頻率fS下實現102 dB衰減
，則DTSD ADC將需要使用二階抗混疊濾波器
；而采用SAR ADC時在 fS 下獲得相同衰減
，則需要使用五階濾波器。

 

對於連續時間Σ-Δ(CTSD) ADC，它本身具有衰減功能，所以我們無需使用任何抗混疊濾波器。

 

圖9.各種架構的AAF濾波器要求。

 

zhexielvboqiduixitongshejirenyuanlaishuodoushinanti，tamenbixuyouhuazhexielvboqi

，yibianzaimubiaopindaineitigongshuaijian，bingqiejinkenengtigonggenggaodeyizhixingneng。tamenhaihuizengjiaxuduoqitawucha，lirushitiao、增益、相位誤差和係統噪聲
，進而降低其性能。

 

而且，高性能ADCbenshenshichafenshi，suoyiwomenxuyaoshiyongshuangbeishuliangdewuyuanzujian。yaozaiduotongdaoyingyongzhongshixiangenghaodexiangweipipei，xinhaolianzhongdesuoyouzujianyebixupipei。yinci，xuyaoshiyonggongchagengyangedezujian。

 

開關電容輸入

 

開關電容輸入采樣取決於電容上采樣輸入的建立時間

，因此在開關采樣開關時，需要充電/fangdianshuntaidianliu。zhechengweishurufanchong
，yaoqiushiyongzhichizhexieshunbiandianliudeshuruqudongfangdaqi。ciwai，yaoqiuzaicaiyangshijianjieshushijianlishuru，erqiecaiyangshurudejingdujuedingADCdexingneng

，yiweizhequdongfangdaqixuyaozaifanchongshijianhoukuaisuwendingjianli。yincixuyaoshiyongzhichikuaisujianlibingnengxishoukaiguandianrongcaozuofanchongdegaodaikuanqudongqi。zaikaiguandianrongshuruzhong，meidangcaiyangkaiqi
，qudongqibixulijiweibaochidianrongtigongdianyuan。zhiyoudangqudongqijubeizugoudedaikuannenglishi


，cainengjishitigongzhezhongdianliujizeng。youyukaiguanjisheng，caiyangshiqudongqishanghuichuxianfanchong。ruguofanchongzaixiayicicaiyangqianweinengwendingxialai，huidaozhicaiyangwucha，congeryingxiangADC輸入。

 

圖10.采樣反衝。

 

圖10顯示了DTSD ADC上的反衝。例如，如果采樣頻率為24 Mhz，那麼數據信號需要在41 nsneijianli。yinweijizhunyeshiyigekaiguandianrongshuru，suoyijizhunshuruyinjiaoshangyexuyaoyigegaodaikuanhuanchongqi。zhexieshuruxinhaohejizhundianyahuanchongqiyehuizengjiazaosheng，shixinhaoliandezhengtixingnengxiajiang。ciwai，shuruxinhaoqudongqideshizhenfenliang（在S&H頻率附近）會進一步提高抗混疊要求。對於開關電容輸入，采樣速度的變化會導致輸入電流變化。這可能導致重新調諧係統，以減少驅動ADC時驅動器或前一級產生的增益誤差。

 

連續時間Σ-Δ ADC

 

CTSD ADC是另一種Σ-Δ ADC架構
，利用過采樣和噪聲整形等原理，但提供另一種實施采樣的方法，具有顯著的係統優勢。

 

圖11將DTSD架構和CTSD架構進行了比較。可以看到，DTSD架構在環路之前對輸入采樣。環路濾波器H(z)在時間上是離散的，並使用開關電容積分器實現。反饋DAC也是基於開關電容。由於進行輸入采樣會導致fS中產生混疊問題，所以對輸入采樣之前需要在輸入端使用抗混疊濾波器。

 

圖11.離散時間和連續時間調製器框圖。

 

CTSD未在輸入端配置采樣器
，而是在環路內的量化器上采樣。環路濾波器使用連續時間積分器實現了時間連續性，反饋DAC也是如此。與量化噪聲受到整形一樣，因采樣導致的混疊也會被整形。由此得出了幾乎無采樣混疊的ADC，使其自成其類。

 

CTSD的采樣頻率是固定的，這與DTSD不同
，後者的調製器采樣頻率可以輕鬆擴展。此外，CTSD ADC對抖動的容忍程度也低於開關電容ADC。現成的晶體或CMOS振蕩器為ADC提供本地低抖動時鍾，有助於避免在隔離狀態下傳輸低抖動時鍾，並降低EMC。

 

CTSD具有兩大優勢
，它本身具有混疊抑製能力，並且為信號和基準提供阻性輸入。

 

固有的抗混疊能力

 

把量化器移到環路內會產生固有的混疊抑製。如圖12所示，輸入信號在采樣前通過環路濾波器，在量化器上產生的折返（混疊）誤差也會經此濾波器去除。信號和混疊誤差與Σ-Δ環路具有相同的噪聲傳遞函數，並且在Σ-Δ架構中實施與量化噪聲相似的噪聲整形。因此，CTSD環路的頻率響應自然會抑製約為采樣頻率整數倍的輸入信號，充當抗混疊濾波器的作用。

 

圖12.CTSD調製器的頻率響應。

 

阻性輸入

 

yucaiyangbaochipeizhixiangbi


，zaixinhaohejizhunshuruzhongcaiyongzuxingshuruhuigengyiyuqudong。tigonghengdingzuxingshurushi，buhuichanshengfanchong，keyiwanquanyichuqudongqi。shurubuhuichanshengshizhen

，rutu13所示。而且因為輸入阻抗恒定不變，也無需因增益誤差重新調諧係統。

 

圖13.CTSD的輸入建立。

 

即使ADC提供單極性電源，模擬輸入也可能是雙極性的。因此無需在雙極前端和ADC之間實施電平轉換。ADC的直流性能可能與輸入電阻現在具有輸入共模相關電流和輸入電流時的情況不同。

 

基(ji)準(zhun)負(fu)載(zai)也(ye)具(ju)有(you)阻(zu)性(xing)，可(ke)以(yi)減(jian)少(shao)開(kai)關(guan)反(fan)衝(chong)，因(yin)此(ci)無(wu)需(xu)使(shi)用(yong)單(dan)獨(du)的(de)基(ji)準(zhun)電(dian)壓(ya)緩(huan)衝(chong)器(qi)。低(di)通(tong)濾(lv)波(bo)器(qi)的(de)電(dian)阻(zu)可(ke)以(yi)在(zai)片(pian)上(shang)，以(yi)便(bian)隨(sui)片(pian)上(shang)電(dian)阻(zu)負(fu)載(zai)一(yi)起(qi)跟(gen)蹤(zong)（因為它們的材料可能相同），以減少增益誤差溫度偏移。

 

CTSD架jia構gou並bing非fei新xin生sheng事shi物wu，但dan工gong業ye和he儀yi器qi儀yi表biao市shi場chang的de大da趨qu勢shi要yao求qiu在zai更geng高gao帶dai寬kuan下xia具ju有you直zhi流liu和he交jiao流liu精jing度du性xing能neng。此ci外wai

，客ke戶hu更geng喜xi歡huan適shi用yong於yu大da部bu分fen解jie決jue方fang案an的de單dan一yi平ping台tai設she計ji，以yi幫bang助zhu他ta們men縮suo短duan上shang市shi時shi間jian。

 

CTSD架構相對於其它類型ADC具ju有you多duo方fang麵mian優you勢shi
，成cheng為wei高gao性xing能neng音yin頻pin和he蜂feng窩wo式shi手shou機ji射she頻pin前qian端duan等deng眾zhong多duo應ying用yong的de首shou選xuan。這zhe些xie優you勢shi包bao括kuo更geng容rong易yi集ji成cheng和he功gong耗hao更geng低di
，但dan更geng重zhong要yao的de是shi，使shi用yongCTSD能夠解決多個重要的係統問題。由於存在許多技術缺陷，CTSD的使用以前局限於音頻/帶寬和較低的動態範圍。因此
，高精度、高性能/中等帶寬應用的主流解決方案一直是高性能奈奎斯特速率轉換器，例如逐次逼近型ADC和過采樣DTSD轉換器。

 

然而，ADI公司最近取得的技術突破能克服之前的許多限製。AD7134是首款基於CTSD的高精度直流至400 kHz帶寬ADC，可以實現更高的性能規格，同時提供直流精度


，進而能夠解決高性能儀器儀表應用中的多個關鍵的係統級問題。AD7134也集成了一個異步采樣速率轉換器(ASRC)，能夠通過CTSD的固定采樣速度
，以不同的數據數率提供數據。輸出數據速率可以不受調製器采樣頻率影響，且可以確保成功使用CTSD ADC實現不同粒度的吞吐量。還可以在粒度級別靈活改變輸出數據速率，從而支持用戶使用相幹采樣。

 

AD7134的信號鏈優勢

 

無混疊

 

固(gu)有(you)的(de)混(hun)疊(die)抑(yi)製(zhi)消(xiao)除(chu)了(le)對(dui)抗(kang)混(hun)疊(die)濾(lv)波(bo)器(qi)的(de)需(xu)求(qiu)，由(you)此(ci)減(jian)少(shao)了(le)組(zu)件(jian)數(shu)量(liang)，且(qie)使(shi)解(jie)決(jue)方(fang)案(an)尺(chi)寸(cun)更(geng)小(xiao)。更(geng)重(zhong)要(yao)的(de)是(shi)
，與(yu)抗(kang)混(hun)疊(die)濾(lv)波(bo)器(qi)相(xiang)關(guan)的(de)性(xing)能(neng)問(wen)題(ti)都(dou)不(bu)複(fu)存(cun)在(zai)，例(li)如(ru)下(xia)降(jiang)、失調、增益誤差、相位誤差
，以及係統中的噪聲等。

 

低延遲信號鏈

 

抗kang混hun疊die濾lv波bo器qi會hui根gen據ju抑yi製zhi需xu求qiu顯xian著zhu增zeng加jia信xin號hao鏈lian的de整zheng體ti延yan遲chi。移yi除chu濾lv波bo器qi可ke以yi完wan全quan消xiao除chu這zhe種zhong延yan遲chi
，並bing在zai嘈cao雜za的de數shu控kong環huan路lu應ying用yong中zhong實shi施shi精jing密mi轉zhuan換huan。

 

出色的相位匹配

 

無(wu)需(xu)在(zai)係(xi)統(tong)級(ji)配(pei)備(bei)抗(kang)混(hun)疊(die)濾(lv)波(bo)器(qi)，使(shi)多(duo)通(tong)道(dao)係(xi)統(tong)的(de)相(xiang)位(wei)匹(pi)配(pei)性(xing)能(neng)得(de)到(dao)了(le)大(da)幅(fu)提(ti)升(sheng)。非(fei)常(chang)適(shi)合(he)要(yao)求(qiu)提(ti)供(gong)通(tong)道(dao)間(jian)低(di)失(shi)配(pei)的(de)應(ying)用(yong)，例(li)如(ru)振(zhen)動(dong)監(jian)測(ce)
、功率測量、數據采集模塊和聲呐等。

 

可靠抵禦幹擾

 

因為本身具有濾波功能，所以CTSD ADC不受任何係統級幹擾
，以及IC內部幹擾影響。對於DTSD ADC和SAR ADC
，則必須注意減少ADC采樣時的幹擾。此外
，因為本身具有濾波功能，所以電源線路也不會受幹擾。

 

阻性輸入

 

因為具備恒定的阻性模擬輸入和基準輸入，所以完全無需再使用專用的驅動器。此外，所有與性能相關的問題
，例如失調、增益、相位誤差和係統噪聲誤差等都不複存在。

 

易於設計

 

因為設計元件的數量大幅減少，所以實現精密性能的難度也大大降低。從而可縮短設計時間
，加快產品上市
，簡化BOM管理，並提高可靠性。

 

尺寸

 

無需使用抗混疊濾波器
、驅動器和基準緩衝器，使係統電路板的尺寸大幅減小。可以使用儀器儀表放大器來直接驅動ADC。對於AD7134，因為它隻是一個差分輸入ADC
，所以可以使用差分儀表放大器（例如 LTC6373 ）作為驅動器。圖14中比較了離散時間信號鏈和連續時間信號鏈。實驗結果顯示，與等效離散時間信號鏈相比
，連續時間信號鏈可以節省70%的麵積，因而非常適合高密度多通道應用。

 

圖14.離散時間（左）信號鏈和連續時間（右）信號鏈比較。 

 

圖15.離散時間信號鏈和連續時間信號鏈尺寸比較。

 

總之
，AD7134可ke以yi輕qing鬆song實shi現xian設she計ji導dao入ru，大da幅fu縮suo小xiao係xi統tong尺chi寸cun，簡jian化hua信xin號hao鏈lian設she計ji，提ti高gao係xi統tong的de可ke靠kao性xing，並bing縮suo短duan整zheng體ti上shang市shi時shi間jian，且qie不bu會hui降jiang低di精jing密mi儀yi表biao應ying用yong的de性xing能neng參can數shu要yao求qiu。

 

參考電路

 

Kester, Walt. "MT-002：奈奎斯特準則對數據采樣係統設計有何意義。" ADI公司
，2009年。

 

Pavan, Shanti. "連續時間Δ∑調製器使用開關電容反饋DAC實施混疊抑製。" IEEE電路與係統論文集I：正式論文
，第58卷第2期
，2011年2月。

 

Schreier, Richard and Gabor C. Temes. 了解Σ-△數據轉換器。 John Wiley and Sons
，2005年。

 

致謝

 

作者感謝Abhilasha Kawle、Avinash Gutta和Roberto Maurino對本文提供的支持。

 

 

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