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【幹貨分析】小間距QFN封裝PCB設計的串擾抑製

發布時間：2020-03-26 責任編輯：lina

【導讀】隨著電路設計高速高密的發展趨勢，QFN封裝已經有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線扇出區域的串擾問題也隨著傳輸速率的升高而越來越突出。

隨著電路設計高速高密的發展趨勢，QFN封裝已經有0.5mm pitch甚至更小pitch的應用。由小間距QFN封裝的器件引入的PCB走線扇出區域的串擾問題也隨著傳輸速率的升高而越來越突出。對於8Gbps及以上的高速應用更應該注意避免此類問題，為高速數字傳輸鏈路提供更多裕量。本文針對PCB設計中由小間距QFN封裝引入串擾的抑製方法進行了仿真分析，為此類設計提供參考。

問題分析

在PCB設計中，QFN封裝的器件通常使用微帶線從TOP或者BOTTOM層扇出。對於小間距的QFN封裝，需要在扇出區域注意微帶線之間的距離以及並行走線的長度。圖一是一個0.5 pitch QFN封裝的尺寸標注圖。

圖一：0.5 pitch QFN封裝尺寸標注圖

圖二是一個使用0.5mm pitch QFN封裝的典型的1.6mm 板厚的6層板PCB設計：

圖二：QFN封裝PCB設計TOP層走線

差分線走線線寬/線距為：8/10, 走線距離參考層7mil，板材為FR4.

圖三：PCB差分走線間距與疊層

從上述設計我們可以看出，在扇出區域差分對間間距和差分對內的線間距相當，會使差分對間的串擾增大。

圖四是上述設計的差分模式的近端串擾和遠端串擾的仿真結果，圖中D1~D6是差分端口。

圖四：差分模式端口定義及串擾仿真結果

從仿真結果可以看出，即使在並行走線較短的情況下，差分端口D1對D2的近端串擾在5GHz超過了-40dB，在10GHz達到了-32dB，遠端串擾在15GHz達到了-40dB。對於10Gbps及以上的應用而言，需要對此處的串擾進行優化，將串擾控製到-40dB以下。

優化方案分析

對於PCB設計來說，比較直接的優化方法是采用緊耦合的差分走線，增加差分對間的走線間距，並減小差分對之間的並行走線距離。

圖五是針對上述設計使用緊耦合差分線進行串擾優化的一個實例：

圖五緊耦合差分布線圖

圖六是上述設計的差分模式的近端串擾和遠端串擾的仿真結果：

圖六緊耦合差分端口定義及串擾仿真結果

從優化後的仿真結果可以看出，使用緊耦合並增加差分對之間的間距可以使差分對間的近端串擾在0~20G的頻率範圍內減小4.8~6.95dB。遠端串擾在5G~20G的頻率範圍內減小約1.7~5.9dB。

表一近端串擾優化統計

表二遠端串擾優化統計

除chu了le在zai布bu線xian時shi拉la開kai差cha分fen對dui之zhi間jian的de間jian距ju並bing減jian小xiao並bing行xing距ju離li之zhi外wai，我wo們men還hai可ke以yi調tiao整zheng差cha分fen線xian走zou線xian層ceng和he參can考kao平ping麵mian的de距ju離li來lai抑yi製zhi串chuan擾rao。距ju離li參can考kao層ceng越yue近jin，越yue有you利li於yu抑yi製zhi串chuan擾rao。在zai采cai用yong緊jin耦ou合he走zou線xian方fang式shi的de基ji礎chu上shang，我wo們men將jiangTOP層與其參考層之間的距離由7mil調整到4mil。

圖七疊層調整示意圖

根據上述優化進行仿真，仿真結果如下圖：

圖八疊層調整後串擾仿真結果

值(zhi)得(de)注(zhu)意(yi)的(de)是(shi)，當(dang)我(wo)們(men)調(tiao)整(zheng)了(le)走(zou)線(xian)與(yu)參(can)考(kao)平(ping)麵(mian)的(de)距(ju)離(li)之(zhi)後(hou)，差(cha)分(fen)線(xian)的(de)阻(zu)抗(kang)也(ye)隨(sui)之(zhi)發(fa)生(sheng)變(bian)化(hua)，需(xu)要(yao)調(tiao)整(zheng)差(cha)分(fen)走(zou)線(xian)滿(man)足(zu)目(mu)標(biao)阻(zu)抗(kang)的(de)要(yao)求(qiu)。芯(xin)片(pian)的(de)SMT焊盤距離參考平麵距離變小之後阻抗也會變低，需要在SMT焊盤的參考平麵上進行挖空處理來優化SMT焊盤的阻抗。具體挖空的尺寸需要根據疊層情況進行仿真來確定。