1. 通用串行總線（USB）保護的發展曆程

當 USB 2.0 在 1999 年麵世時，其 480Mbps 半雙工差分信道就對設計人員實現靜電放電（electrostatic discharge, ESD）保護帶來了艱難的挑戰
，因為當時的低電容瞬變電壓抑製器（Transient Voltage Suppressor, TVS）的寄生電容高達1- 1.2pF。隨後推出的 USB 3.0 或超高速（SuperSpeed ）USB接口
，不但保留了一樣的物理 2.0 接口，而且由於增加了兩個5Gbps 雙單工差分對（一個 Tx 對和一個 Rx 對），保護問題也變得複雜化
，如圖 1 所示。

過去，分立 TVS 市場落後於摩爾定律（Moore’s Law）。內部的 CPU 時鍾頻率和內存容量在增加

，而外部數字器件 I/O 接口的速度卻跟不上。隨著 IC 內部的並行 PCI 總線升級到串行總線（PCI Express）
，外部 I/O 也統一成為高速差分連接，如USB
、火線（FireWire）和 eSATA 接口。


保護技術的開發

帶寬的迅速增加對連接器構成了另一種保護挑戰：芯片組接口速度增加了而矽尺寸卻不斷減小。這種更快速度和更小型I/O 單元的組合

，增加了芯片組 I/O 接口的 ESD 敏感性，同時卻限製了外部負載阻抗裕量，因而使得低電容 ESD 保護器的電容不再足夠低。因此，設計人員已經從“拷貝和粘貼”通用的分立 ESD 組件布局轉變到新設計中
，並針對時序
、阻抗匹配和插入損耗進行仔細的線路板特性化設計。

USB 3.0 的 ESD 保護

在為 USB 3.0 係統增加 ESD 保護時
，設計人員必須考慮所選器件的電容和電感給高速差分信號時序所帶來的潛在影響。在每個SuperSpeedUSB差分對中以5Gbps速度工作時，線路上任何的額外阻抗都會使信號失真
，導致：

• 更難滿足眼圖對於上升時間和信號電平的要求
• 給線路板設計帶來額外的限製
• 導致不同電纜（質量和長度）間的互操作性問題

為了最大限度地減小對這些高速線路的時序影響，並為下遊芯片組提供充分的保護，在選擇 ESD 保護器件方麵需要考慮。

四個關鍵技術事項：

1.  低電容/低插入損耗
，優化信號完整性
2.  ESD 器件的穩健性及與下遊被保護 IC 的相互作用
3.  小型直通（flow-through）ESD 器件封裝
4.  優化的布局

[member]
[page]
2. 低電容 / 低插入損耗

放置在電路節點上的任何保護器件都會增加係統的寄生電氣成分。即使是理想的箝位器件的布線也會在 PCB 中產生不可避免的幹擾，包括 PCB 上焊盤形成的平板電容器所產生的寄生電容
，以及扇入 / 扇出（fan-in/fan-out）時的蛇行走線或不可避免的通孔引起的不連續性電感。

電容測量

在重新檢視 TVS 規範時，某些共同的特征參數主要是根據以往實驗室測量 條件所列出的，而不是為了讓係統設計人員獲得更方便和更全麵的選擇而特別收集的數據。例如
，輸入電容（CIN）或信道電容（CCH）常常定義在 1MHz 上測量，因為以往的分立和邏輯器件采用 1MHzLCR 測量計來進行測量。然而
，對於一個 5GBps PHY I/O 引腳
，不太可能測量 1MHz 下的電容
；而對於針對於這種高速信號應用的器件，如果隻測量這樣的電容值實在令人驚訝。

因此
，更有成效的方法是考慮阻抗和插入損耗

，因為電路中的器件處於相關的頻率和諧波下（超過數百 MHz 和 GHz 的USB3.0）
，而非嚐試在前沿應用上考慮舊有測量條件下的電容值。

TE 電路保護部的矽 ESD（Silicon  ESD, SESD）器件展示了在 3GHz 下的特征電容
，為設計人員直接指明了它在目標應用中的影響。該信息還可以從器件的 S 參數模型獲得
，作為更複雜的寄生模型的一部分 ，erzhezhongmoxingbaokuoerjiguan，fengzhuangdianrongyijijianhexiandiangan。raner，tigongsuoguanzhupinlvdeyouxiaodianrongceliangzhi，nenggoufangbiandiduijizongzujianshixianyigedanyihuoxiangguanjige“完整性檢查”
，從而節省設計時間。

插入損耗

在一個信道內選擇單個無源組件時
，插入損耗特性揭示了該組件在信道上的主要相關寄生效應影響。

在圖 2 中可以注意到
，因為測量設備的限製，故插入損耗測量被限製在 6GHz，在 USB  3.0 中缺乏 3 次和 5 次諧波的7.5GHz 和 12.5GHz。的確，在某一情況下任何 TVS 器qi件jian都dou將jiang展zhan示shi出chu自zi諧xie振zhen現xian象xiang，這zhe裏li主zhu信xin道dao電dian容rong和he鍵jian合he線xian電dian感gan將jiang使shi插cha入ru損sun耗hao無wu效xiao。在zai超chao過guo該gai頻pin率lv之zhi後hou，鍵jian合he線xian電dian感gan將jiang趨qu向xiang於yu從cong加jia載zai信xin道dao中zhong隔ge離li寄ji生sheng電dian容rong。然ran而er
，根gen據ju圖tu2的性能描述，其它因素，比如較高介電常數 PCB 材料的走線和損耗，可能趨向於壓倒 TVS器件的衰減影響。（采用 TDR 分析和其它技術，可以進一步識別這些效應。）

對於 TVS 器件的首次評測，在 2.5 GHz 下插入損耗圖顯示為 < -0.5dB

，這是適用於 USB 3.0 係統的精確指示。在 2.5GHz下，TE 電路保護部的低電容 SESD 數組具有 -0.29dB 的低插入損耗，為整體係統提供了充足的餘量。眼光敏銳的設計人員將在差分插入損耗
、串擾和其它針對特殊應用環境的指標方麵尋找更多細節。


[page]
3.ESD 穩健性及與下遊 IC 的相互作用

係統級穩健性：TVS與ASIC保護的相互作用
一般來說，整體係統的穩健性隻取決於其最薄弱的組件。在 ESD 衝擊期間的首次失效
，電流通常會選擇每個節點上最不強健的組件。在最簡單的破壞性行為建模的示例中（圖 3），TVS器 件 和 受 保 護 的 專 用 集 成 電 路（ A p p l i c a t i o n - S p e c i f i c Integrated Circuit, ASIC）的 I/O 結構可以仿真為簡單的二極管箝位，與集總組件和 PCB 跡線的傳輸線相連接。

 
圖 3：簡化的 ESD PCB 大電流放電路徑（為清晰顯示
，省略了 IEC 泄漏電阻） 

外部 TVS 的保護目的
，就是通過 TVS（ITVS），將施加到係統的 ESD 脈衝電流足夠多的轉移到係統地
，這樣剩餘電流（IASIC）和箝位電壓電平便可以為 ASIC 所承受而無損壞（“硬故障”（hard-failure）），而且如果可能，不會發生係統邏輯錯誤或“軟故障”（soft-failure）。

采用深亞微米（deep submicron）ASIC 技術構成的保護電路本身就是快速的
，並且可以在非常低的電壓上進行箝位；但極小的幾何尺寸也限製了集成的箝位保護區域的尺寸，以及總的功率處理能力。單個TVS 器件芯片的幾何尺寸可能大於受保護 ASIC 中的整個邏輯模塊，比如受保護的 PHY，以便耗散高等級 IEC 衝擊的峰值功率。

設計工程師必須時刻緊記驗證外部 TVS 和 ASIC 之間的係統相互作用。

係統穩健性目標

現實世界中，ESD 穩健性依賴於有關安全邊際的設想
，以及衝擊事件能量隨時間的不確定性分布。即使說一個器件在8kV 下能夠經受最少 10 次衝擊試驗，但此信息並未清晰指出它的穩健性，例如該器件在 8kV 下可能無法經受第 11 次衝擊，而且它可能甚至無法在 3kV 下經受第 11 次衝擊。

對於多次衝擊能力，業界已經進行了嚐試來擴展置信度（confidence）的描述，或者在給定的穩健性水平上要求1,000 次連續衝擊來證明使用壽命的重複性。

假如在金屬化失效之前的局部細絲或隨後的 EOS 而導致的ESD 器件或 ASIC 的 I/O 單元發生了短路
，那麼器件可能會是短路失效。假如在短路損壞了器件內的互連後使器件失效
，那麼結果可能是開路。

假如器件短路失效
，那麼 ASIC 會受到保護，避免受到進一步衝擊，但係統端口功能可能失效。假如器件開路失效，下一次衝擊將很可能損壞 ASIC I/O 並可能永久損壞 ASIC 的較多部分。對於具有集成 USB 3.0 端口的核心邏輯芯片來說，這也許意味著整個係統無法運作。

這樣
，那些通過標準 IEC61000-4-2 仿真器再建的預計的實際脈衝強度，可以被視為是概率分布（probabilistic distribution），而沒有清晰的分界點。因此，器件可以承受的某些擴展的特性化“異常值”
，將幫助建立分布周界的概念，以及可能的穩健性邊際。具有已證明的 8kV 下多次衝擊性能以及10kV 下 50 次脈衝能力的器件

，較額定值為 10kV 下 10 次脈衝的器件具有更好的穩健性。

按照 IEC6100-4-2 標準，TE 電路保護部的 SESD 器件規定為 8kV 下通過 1000 次衝擊、10kV 下通過 100 次衝擊，以及20kV 下通過 1 次衝擊。

[page]
4. 小型直通 ESD 器件封裝

在 ESD 保護方麵
，封裝技術的發展一直是關鍵的設計因素。SOT-23 和 MSOP-10 封裝曾經是 TVS 組件封裝的主流
，但已不能被現在低電容應用如 USB 3.0 接受。之前被認為緊湊的傳統封裝，即便在 TVS 器件安裝前，也會由於需要更大的 PCB焊盤

，而焊盤固然會引入的更多寄生電容。

為了滿足現今領先的高速應用要求，矽 ESD 器件必須考慮應用產品的焊盤尺寸和 PCB 布線難題，這已推動了對直通布局的需要。

而且，為滿足應用的時序和插入損耗要求，現今最高性能矽 ESD 器件削減少了封裝尺寸，以便減小長感性引線框和鍵合線的寄生效應，而且還節省了線路板空間。此外，現今最新的矽 ESD 器件

，如 TE 電路保護部的 SESD 器件，提供了行業最小和最短的高度和直通封裝（見圖 4 和圖 5）。它們還具有更低的封裝高度，以實現鍵合線長度及寄生阻抗最小化。而且
，高度降低的器件非常適合於今天的超薄移動/便攜應用。

[page]
5. 優化布局

具 USB 功能的產品的設計人員往往麵對一個普遍挑戰：就是縮短上市時間。在設計高頻應用時
，參考布局在最大限度地減少設計風險、工程技術費用和重新設計時間方麵，發揮著重要的作用，而為 USB3.0 應用增添 ESD 保護功能也不例外。

TE 電路保護部業界領先的產品係列為設計人員提供了多種選擇，用於為 USB3.0 應用增添 ESD 保護功能。圖 6至圖 8 說明用於 USB3.0 設計的 ESD 保護布局，TE 電路保護部的聚合物正溫度係數（PPTC）過電流器件如布局所示，專為 USB3.0下遊端口應用而設。

圖 6 顯示一個 6 信道數組（SESD1103Q6UG-0020-090）
， 保護來自 Standard -A USB 3.0 連接器的六個信號線路。圖 7顯示了一個 6 信道數組（SESD1103Q6UG-0020-090）
，保護來自 USB 3.0 Micro-B 連接器的六個信號線路。圖 8 顯示兩個 4信道微型數組（SESD0802Q4UG-0020-090），保護來自USB 3.0 Micro-B 連接器的所有八個信號和 ID / VBUS 線路。（注意：對於在 5Gbps 上運行的 SuperSpeed  USB 線路
，直連、直通布局可使反射和信號失真最小化。）

對於 TDR 阻抗和串擾，設計人員必須時刻緊記驗證係統中的布局。即使使用其它所要求的符合性測試方法驗證了信道兼容性，對於 TDR，盡量減少被動的不連續永遠是有好處的。

總結

在設計 SuperSpeed  USB 係統時，增加 ESD 保護不必是一個複雜和讓人困惑的任務。TE 電路保護部的新型 SESD 器件提供了業界領先的低電容、最高 ESD 防護等級，以及最小尺寸的直通數組。對於 USB  3.0 來說，若隻需保護六個高帶寬線路時


，有效的解決方案就是使用單個 6 信道數組。若係統要求保護所有八個線路（包括 VBUS 和 ID）
，設計人員可以使用兩個4 信道微型數組。當然
，用戶需要測試每一個電路。