實現確定性延遲是當今許多係統設計中討論的主題。過去
，人們一直在努力提高數據傳輸速度和帶寬。如今的應用則越來越重視確定性——即要求數據包在精確的
、可重複的時間點傳送。

 

本文將在設備的層麵討論確定性這一主題，以及如何設計超高速數據轉換和信號處理係統以保證確定性延遲。

 

以下三個因素將決定確定性如何實現：

 

1. 采取措施減少數字設計組件中發生的亞穩態事件

 

2. 計算數字後端的延遲
，確保多個數據鏈路通道之間（如HSSL）的數據對齊

 

3. 優化時間延遲的餘量
，保證不會因為 PVT 的變化而出現意外的不確定性。

 

具體來說
，我們將考慮亞穩態的影響和同步係統的方案，並介紹如何在模擬和數字信號處理域之間的接口上保持確定性。

 

管理超高速係統中數據轉換器陣列的延遲的能力在複雜係統中非常重要，這些係統包括數字波束導向雷達、波束成形多載波通訊等。延遲會降低係統的性能。工程師的目標是將延遲控製在可知的範圍內。

 

術語表 術語表

●ADC – 模數轉換器 

●CDC – 跨時鍾域

●CLK – 采樣時鍾

●CMU – 時鍾管理單元

●ESIstream – 高效串行接口

●ESS – ESIstream 同步序列

●FPGA –現場可編程邏輯門陣列

●GT – 千兆比特收發器

●HSSLs – 高速串行線路

●LD – 邏輯器件（如FPGA或ASIC）

●LMFC – 本地多幀時鍾

●MZ – 亞穩態域

●PVT – 過程、電壓和溫度

●SSO – 低速同步輸出

 

如今有兩種流行的 IC 數據接口:無許可證的 ESIstream 和行業標準JESD204B（sub-classes 1 和2）。這兩種接口都被廣泛應用於連接數據轉換器和邏輯器件（LD） 如 FPGA和 ASIC。兩者都承諾確定性，但在具體的實現上有所不同。本文將闡述，考慮到優秀的靈活性
、較低的開銷和絕對延遲
，ESIstream將是最佳的選擇。

 

延遲的定義

yanchidejiandandingyishicaozuohexiangyingzhijiandeshijiancha。zaicaiyangshujuxitongzhong

，tongchangwomenzuiguanxindeshizuidayanchi。duiyuyiyingjianweizhongdiandebenwen


，buquedingxingdelaiyuanyijiruheguanlizhexielaiyuanshiyigeguanjianwenti。quedingxingshiyigejiandandexuqiu
，jixitongduiyugeidingdeyizushuruchanshengxiangtongdejieguo。bulunhuanjinghuoqidongtiaojianruhebianhua，jieguodoushikeyucede，bingpaichusuijiyinsu。benzhishang，quedingxingxitongtigongleyouxiandexiangying。

 

實現確定性行為的挑戰

不確定性的來源並不直觀，特別是對於 GHz 的采樣頻率。圖 1 標出了單片 ADC EV12AQ600 連接到一個邏輯設備（LD）時的幾個源。不確定性是由亞穩態產生（參見側欄），這是同步邏輯係統引入的一個因素。除此之外，還有三個因素會加劇這種不確定性：

●跨時鍾域（CDC）導致潛在的不等長的信號路徑
，另外還有信號線的物理不等長

●多個 HSSL 之間的數據對齊導致的 LD 輸出緩衝區的延遲差異

●PVT（過程、電壓和溫度）的影響

 

亞穩態

 

亞穩態是同步係統在狀態轉換過程中由於有限的建立保持時間而產生的邏輯狀態的不確定性。可通過創建從 MZ 回退的狀態采樣點避免亞穩態（圖5）。