中心議題：

• 探討混合集成電路的EMC設計
• 了解電磁兼容原理
• 學習電磁兼容設計

1引言

混合集成電路(Hybrid Integrated Circuit)是由半導體集成工藝與厚(薄)膜工藝結合而製成的集成電路。混合集成電路是在基片上用成膜方法製作厚膜或薄膜元件及其互連線,並在同一基片上將分立的半導體芯片、單片集成電路或微型元件混合組裝,再外加封裝而成。具有組裝密度大、可靠性高


、電性能好等特點。

隨著電路板尺寸變小、布線密度加大以及工作頻率的不斷提高,電路中的電磁幹擾現象也越來越突出,電磁兼容問題也就成為一個電子係統能否正常工作的關鍵。電路板的電磁兼容設計成為係統設計的關鍵。

2電磁兼容原理

電磁兼容是指電子設備和電源在一定的電磁幹擾環境下正常可靠工作的能力,同時也是電子設備和電源限製自身產生電磁幹擾和避免幹擾周圍其它電子設備的能力。

任何一個電磁幹擾的發生必須具備三個基本條件:首先要具備幹擾源,也就是產生有害電磁場的裝置或設備;其次是要具有傳播幹擾的途徑,通常認為有兩種方式:傳導耦合方式和輻射耦合方式,第三是要有易受幹擾的敏感設備。因此,解決電磁兼容性問題應針對電磁幹擾的三要素,逐一進行解決:減小幹擾發生元件的幹擾強度;切斷幹擾的傳播途徑;降低係統對幹擾的敏感程度。

混合集成電路設計中存在的電磁幹擾有:傳導幹擾

、串音幹擾以及輻射幹擾。在解決EMI問題時,首先應確定發射源的耦合途徑是傳導的、輻射的,還是串音。如果一個高幅度的瞬變電流或快速上升的電壓出現在靠近載有信號的導體附近,電磁幹擾的問題主要是串音。如果幹擾源和敏感器件之間有完整的電路連接,則是傳導幹擾。而在兩根傳輸高頻信號的平行導線之間則會產生輻射幹擾。

3電磁兼容設計

在混合集成電路電磁兼容性設計時首先要做功能性檢驗,在方案已確定的電路中檢驗電磁兼容性指標能否滿足要求,若不滿足就要修改參數來達到指標,如發射功率、工作頻率、重新選擇器件等。其次是做防護性設計,包括濾波
、屏蔽、接地與搭接設計等。第三是做布局的調整性設計,包括總體布局的檢驗,元器件及導線的布局檢驗等。通常,電路的電磁兼容性設計包括:工藝和部件的選擇、電路布局及導線的布設等。 3.1工藝和部件的選取

混合集成電路有三種製造工藝可供選擇,單層薄膜、多層厚膜和多層共燒厚膜。薄膜工藝能夠生產高密度混合電路所需的小尺寸
、低功率和高電流密度的元器件,具有高質量
、穩定

、可靠和靈活的特點,適合於高速高頻和高封裝密度的電路中。但隻能做單層布線且成本較高。多層厚膜工藝能夠以較低的成本製造多層互連電路, 從電磁兼容的角度來說,多層布線可以減小線路板的電磁輻射並提高線路板的抗幹擾能力。因為可以設置專門的電源層和地層,使信號與地線之間的距離僅為層間距離。這樣,板上所有信號的回路麵積就可以降至最小,從而有效減小差模輻射。

其中多層共燒厚膜工藝具有更多的優點,是目前無源集成的主流技術。它可以實現更多層的布線,易於內埋元器件,提高組裝密度,具有良好的高頻特性和高速傳輸特性。此外,與薄膜技術具有良好的兼容性,二者結合可實現更高組裝密度和更好性能的混合多層電路。

混合電路中的有源器件一般選用裸芯片,沒有裸芯片時可選用相應的封裝好的芯片,為得到最好的EMC特性,盡量選用表貼式芯片。選擇芯片時在滿足產品技術指標的前提下,盡量選用低速時鍾。在HC能用時絕不使用AC,CMOS4000能行就不用HC。電容應具有低的等效串聯電阻,這樣可以避免對信號造成大的衰減。

混合電路的封裝可采用可伐金屬的底座和殼蓋,平行縫焊,具有很好的屏蔽作用。
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3.2電路的布局

在進行混合微電路的布局劃分時,首先要考慮三個主要因素:輸入/輸出引腳的個數,器件密度和功耗。一個實用的規則是片狀元件所占麵積為基片的20%,每平方英寸耗散功率不大於2W。

在器件布置方麵,原則上應將相互有關的器件盡量靠近,將數字電路、模擬電路及電源電路分別放置,將高頻電路與低頻電路分開。易產生噪聲的器件
、小電流電路、大電流電路等應盡量遠離邏輯電路。對時鍾電路和高頻電路等主要幹擾和輻射源應單獨安排,遠離敏感電路。輸入輸出芯片要位於接近混合電路封裝的I/O 出口處。

高頻元器件盡可能縮短連線,以減少分布參數和相互間的電磁幹擾,易受幹擾元器件不能相互離得太近,輸入輸出盡量遠離。震蕩器盡可能靠近使用時鍾芯片的位置,並遠離信號接口和低電平信號芯片。元器件要與基片的一邊平行或垂直,盡可能使元器件平行排列,這樣不僅會減小元器件之間的分布參數,也符合混合電路的製造工藝,易於生產。

在混合電路基片上電源和接地的引出焊盤應對稱布置,最好均勻地分布許多電源和接地的I/O連接。裸芯片的貼裝區連接到最負的電位平麵。

在選用多層混合電路時,電路板的層間安排隨著具體電路改變,但一般具有以下特征。

(1)電源和地層分配在內層,可視為屏蔽層,可以很好地抑製電路板上固有的共模RF幹擾,減小高頻電源的分布阻抗。

(2)板內電源平麵和地平麵盡量相互鄰近,一般地平麵在電源平麵之上,這樣可以利用層間電容作為電源的平滑電容,同時接地平麵對電源平麵分布的輻射電流起到屏蔽作用。

(3)布線層應盡量安排與電源或地平麵相鄰以產生通量對消作用。

3.3導線的布局

在電路設計中,往往隻注重提高布線密度,或追求布局均勻,忽視了線路布局對預防幹擾的影響,使大量的信號輻射到空間形成幹擾,可能會導致更多的電磁兼容問題。因此,良好的布線是決定設計成功的關鍵。

3.3.1地線的布局

地線不僅是電路工作的電位參考點,還可以作為信號的低阻抗回路。地線上較常見的幹擾就是地環路電流導致的地環路幹擾。解決好這一類幹擾問題,就等於解決了大部分的電磁兼容問題。地線上的噪音主要對數字電路的地電平造成影響,而數字電路輸出低電平時,對地線的噪聲更為敏感。地線上的幹擾不僅可能引起電路的誤動作,還會造成傳導和輻射發射。因此,減小這些幹擾的重點就在於盡可能地減小地線的阻抗(對於數字電路,減小地線電感尤為重要)。

地線的布局要注意以下幾點:

(1)根據不同的電源電壓,數字電路和模擬電路分別設置地線。

(2)公共地線盡可能加粗。在采用多層厚膜工藝時,可專門設置地線麵,這樣有助於減小環路麵積,同時也降低了接受天線的效率。並且可作為信號線的屏蔽體。

(3)應避免梳狀地線,這種結構使信號回流環路很大,會增加輻射和敏感度,並且芯片之間的公共阻抗也可能造成電路的誤操作。

(4)板上裝有多個芯片時,地線上會出現較大的電位差,應把地線設計成封閉環路,提高電路的噪聲容限。

(5)同時具有模擬和數字功能的電路板,模擬地和數字地通常是分離的,隻在電源處連接。
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3.3.2電源線的布局

一般而言,除直接由電磁輻射引起的幹擾外,經由電源線引起的電磁幹擾最為常見。因此電源線的布局也很重要,通常應遵守以下規則。

(1)電源線盡可能靠近地線以減小供電環路麵積,差模輻射小,有助於減小電路交擾。不同電源的供電環路不要相互重疊。

(2)采用多層工藝時,模擬電源和數字電源分開,避免相互幹擾。不要把數字電源與模擬電源重疊放置,否則就會產生耦合電容,破壞分離度。

(3)電源平麵與地平麵可采用完全介質隔離,頻率和速度很高時,應選用低介電常數的介質漿料。電源平麵應靠近接地平麵,並安排在接地平麵之下,對電源平麵分布的輻射電流起到屏蔽作用。

(4)芯片的電源引腳和地線引腳之間應進行去耦。去耦電容采用0.01uF的片式電容,應貼近芯片安裝,使去耦電容的回路麵積盡可能減小。

(5)選用貼片式芯片時,盡量選用電源引腳與地引腳靠得較近的芯片,可以進一步減小去耦電容的供電回路麵積,有利於實現電磁兼容。

3.3.3信號線的布局

在使用單層薄膜工藝時,一個簡便適用的方法是先布好地線,然後將關鍵信號,如高速時鍾信號或敏感電路靠近它們的地回路布置,最後對其它電路布線。信號線的布置最好根據信號的流向順序安排,使電路板上的信號走向流暢。

如果要把EMI減到最小,就讓信號線盡量靠近與它構成的回流信號線,使回路麵積盡可能小,以免發生輻射幹擾。低電平信號通道不能靠近高電平信號通道和無濾波的電源線,對噪聲敏感的布線不要與大電流、高速開關線平行。如果可能,把所有關鍵走線都布置成帶狀線。不相容的信號線(數字與模擬、高速與低速、大電流與小電流
、高電壓與低電壓等)應相互遠離,不要平行走線。信號間的串擾對相鄰平行走線的長度和走線間距極其敏感,所以盡量使高速信號線與其它平行信號線間距拉大且平行長度縮小。

導帶的電感與其長度和長度的對數成正比,與其寬度的對數成反比。因此,導帶要盡可能短,同一元件的各條地址線或數據線盡可能保持長度一致,作為電路輸入輸出的導線盡量避免相鄰平行,最好在之間加接地線,可有效抑製串擾。低速信號的布線密度可以相對大些,高速信號的布線密度應盡量小。

在多層厚膜工藝中,除了遵守單層布線的規則外還應注意:

盡量設計單獨的地線麵,信號層安排與地層相鄰。不能使用時,必須在高頻或敏感電路的鄰近設置一根地線。分布在不同層上的信號線走向應相互垂直,這樣可以減少線間的電場和磁場耦合幹擾;同一層上的信號線保持一定間距,最好用相應地線回路隔離,減少線間信號串擾。每一條高速信號線要限製在同一層

上。信號線不要離基片邊緣太近,否則會引起特征阻抗變化,而且容易產生邊緣場,增加向外的輻射。

3.3.4時鍾線路的布局

時鍾電路在數字電路中占有重要地位,同時又是產生電磁輻射的主要來源。一個具有2ns上升沿的時鍾信號輻射能量的頻譜可達160MHz。因此設計好時鍾電路是保證達到整個電路電磁兼容的關鍵。關於時鍾電路的布局,有以下注意事項:

(1)不要采用菊花鏈結構傳送時鍾信號,而應采用星型結構,即所有的時鍾負載直接與時鍾功率驅動器相互連接。

(2)所有連接晶振輸入/輸出端的導帶盡量短,以減少噪聲幹擾及分布電容對晶振的影響。

(3)晶振電容地線應使用盡量寬而短的導帶連接至器件上;離晶振最近的數字地引腳,應盡量減少過孔。

4結束語

本文詳細闡述了混合集成電路電磁幹擾產生的原因,並結合混合集成電路的工藝特點提出了係統電磁兼容設計中應注意的問題和采取的具體措施,為提高混合集成電路的電磁兼容性奠定了基礎。

文章創新點:從提高係統電磁兼容性出發,結合混合集成電路工藝特點,提出了在混合集成電路設計中應注意的問題和采取的具體措施。