本期大講台推出EMC工程師網友楊鵬關於高速PCB的EMC設計的學習力作：詳細完整的一一剖析高速印製電路板中布局、布線、接地的EMC設計，並通過具體的實際案例，重點介紹高速印製電路板中的I/O端、混合數/模
、時鍾
、電源、信號完整性等電磁兼容設計。全文中所列的設計規則
，可以幫助大家在PCB設(she)計(ji)中(zhong)解(jie)決(jue)大(da)部(bu)分(fen)的(de)電(dian)磁(ci)兼(jian)容(rong)問(wen)題(ti)
，再(zai)通(tong)過(guo)少(shao)量(liang)外(wai)圍(wei)瞬(shun)態(tai)抑(yi)製(zhi)器(qi)件(jian)和(he)濾(lv)波(bo)電(dian)路(lu)及(ji)適(shi)當(dang)的(de)外(wai)殼(ke)屏(ping)蔽(bi)和(he)正(zheng)確(que)的(de)接(jie)地(di)
，就(jiu)可(ke)以(yi)輕(qing)鬆(song)完(wan)成(cheng)一(yi)個(ge)滿(man)足(zu)電(dian)磁(ci)兼(jian)容(rong)要(yao)求(qiu)的(de)產(chan)品(pin)。

第一講：PCB元器件的EMC布局設計
第三講：PCB的EMC布線技術和去耦電容走線實例分析

PCB走線的高頻特性

PCB上的走線是有阻抗、電容和電感特性的。

在高頻情況下，印刷線路板上的走線
、過孔
、電阻
、電容、接插件的分布電感與電容等不可忽略。電容的分布電感不可忽略，電感的分布電容不可忽略。電阻會產生 對高頻信號的反射和吸收。走線的分布電容也會起作用。當走線長度大於噪聲頻率相應波長的1/20時
，就產生天線效應，噪聲通過走線向外發射。

印刷線路板的過孔大約引起0.5pF的電容。一個集成電路本身的封裝材料引入2~6pF電容。一個線路板上的接插件，有520nH的分布電感。一個雙列直插的24引腳集成電路插座
，引入4~18nH的分布電感。

這些小的分布參數對於運行在較低頻率下的微控製器係統是可以忽略不計的，但對於高速係統必須予以特別注意。

避免PCB走線分布參數影響的措拖如下：

（1）增大走線的間距以減少電容耦合的串擾
，遵循3W原則；
（2）平行地布電源線和地線以使PCB電容達到最佳
；
（3）將敏感的高頻線布在遠離高噪聲電源線的地方以減少相互之間的耦合
；
（4）加寬電源線和地線以減少電源線和地線的阻抗。

PCB布線分割

分割是指用物理上的分割來減少不同類型線之間的耦合，尤其是通過電源線和地線的耦合。

圖2給出了用分割技術將4個不同類型的電路分割開的例子。在地線麵，非金屬的溝用來隔離四個地線麵。L和C作為板子上的每一部分的過濾器，減少不同電路電源麵間的耦合。
高速數字電路由於其更高的瞬時功率需求而要求放在靠近電源入口處。接口電路可能會需要抗靜電放電（ESD）和暫態抑製的器件或電路來提高其電磁抗擾性
，應 獨立分割區域。對於L和C來說，最好不同分割區域使用各自的L和C，而不是用一個大的L和C
，因為這樣它便可以為不同的電路提供不同的濾波特性。

             
                                                              圖2 PCB地線分割

PCB基準麵的射頻電流抑製

不管是對多層PCB的基準接地層還是單層PCB的地線
，電流的路徑總是從負載回到電源。返回通路的阻抗越低，PCB的電磁兼容性能越好。由於流動在負載和 電源之間的射頻電流的影響，長的返回通路將在彼此之間產生射頻耦合，因此返回通路應當盡可能的短，環路區域應當盡可能的小。

PCB布線分離

布線分離的作用是將PCB同一層內相鄰線路之間的串擾和噪聲耦合最小化。

所有的信號（時鍾，視頻
，音頻

，複位等等）在線與線、邊bian沿yan到dao邊bian沿yan間jian應ying在zai空kong間jian上shang遠yuan離li。為wei了le進jin一yi步bu的de減jian小xiao電dian磁ci耦ou合he，將jiang基ji準zhun地di布bu放fang在zai關guan鍵jian信xin號hao附fu近jin或huo之zhi間jian以yi隔ge離li其qi他ta信xin號hao線xian上shang產chan生sheng的de或huo信xin號hao線xian相xiang互hu之zhi間jian產chan生sheng的de耦ou合he噪zao聲sheng。

PCB電源線設計

根據印製線路板電流的大小
，盡量加粗電源線寬度，減少環路電阻。同時、使電源線、地線的走向和數據傳遞的方向一致，這樣有助於增強抗噪聲能力。

PCB反射幹擾抑製

為了抑製出現在印製線終端的反射幹擾，除了特殊需要之外
，應盡可能縮短印製線的長度和采用慢速電路。

必要時可加終端匹配。終端匹配方法比較多，常見終端匹配方法見圖3所示。根據經驗
，對一般速度較快的TTL電路，其印製線條長於10cm以上時就應采用終端匹配措施。匹配電阻的阻值應根據集成電路的輸

出驅動電流及吸收電流的最大值來決定。時鍾信號較多采用串聯匹配

，見圖4所示。
 
                             
                                                           圖3：常用終端匹配方法

下頁內容：PCB的保護分流、及去耦電容配置    
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                                                                           圖4：時鍾信號的匹配

PCB保護與分流線路

在(zai)時(shi)鍾(zhong)電(dian)路(lu)中(zhong)，局(ju)部(bu)去(qu)耦(ou)電(dian)容(rong)對(dui)於(yu)減(jian)少(shao)沿(yan)著(zhe)電(dian)源(yuan)幹(gan)線(xian)的(de)噪(zao)聲(sheng)傳(chuan)播(bo)有(you)著(zhe)非(fei)常(chang)重(zhong)要(yao)的(de)作(zuo)用(yong)。但(dan)是(shi)時(shi)鍾(zhong)線(xian)同(tong)樣(yang)需(xu)要(yao)保(bao)護(hu)以(yi)免(mian)受(shou)其(qi)他(ta)電(dian)磁(ci)幹(gan)擾(rao)源(yuan)的(de)幹(gan)擾(rao)，否(fou)則(ze)
，受(shou)擾(rao)時(shi)鍾(zhong)信(xin)號(hao)將(jiang)在(zai)電(dian)路(lu)的(de)其(qi)他(ta)地(di)方(fang)引(yin)起(qi)問(wen)題(ti)。

設置分流和保護線路是對關鍵信號（比如：對在一個充滿噪聲的環境中的係統時鍾信號）進行隔離和保護的非常有效的方法。PCB內的分流或者保護線路是沿著關 鍵(jian)信(xin)號(hao)的(de)線(xian)路(lu)兩(liang)邊(bian)布(bu)放(fang)隔(ge)離(li)保(bao)護(hu)線(xian)。保(bao)護(hu)線(xian)路(lu)不(bu)僅(jin)隔(ge)離(li)了(le)由(you)其(qi)他(ta)信(xin)號(hao)線(xian)上(shang)產(chan)生(sheng)的(de)耦(ou)合(he)磁(ci)通(tong)，而(er)且(qie)也(ye)將(jiang)關(guan)鍵(jian)信(xin)號(hao)從(cong)與(yu)其(qi)他(ta)信(xin)號(hao)線(xian)的(de)耦(ou)合(he)中(zhong)隔(ge)離(li)開(kai)來(lai)。

分流線路和保護線路之間的不同之處在於分流線路不必兩端端接（與地連接），但是保護線路的兩端都必須連接到地。為了進一步的減少耦合

，多層PCB中的保護線路可以每隔一段就加上到地的通路。

PCB去耦電容的配置

在zai直zhi流liu電dian源yuan回hui路lu中zhong，負fu載zai的de變bian化hua會hui引yin起qi電dian源yuan噪zao聲sheng。例li如ru在zai數shu字zi電dian路lu中zhong，當dang電dian路lu從cong一yi個ge狀zhuang態tai轉zhuan換huan為wei另ling一yi種zhong狀zhuang態tai時shi
，就jiu會hui在zai電dian源yuan線xian上shang產chan生sheng一yi個ge很hen大da的de尖jian峰feng電dian流liu
，形xing成cheng瞬shun變bian 的噪聲電壓。局部去耦能夠減少沿著電源幹線的噪聲傳播。連接著電源輸入口與PCB之間的大容量旁路電容起著一個低頻騷擾濾波器的作用，同時作為一個電能貯 存器以滿足突發的功率需求。此外，在每個IC的電源和地之間都應當有去耦電容，這些去耦電容應該盡可能的接近IC引腳，這將有助於濾除IC的開關噪聲。

配置去耦電容可以抑製因負載變化而產生的噪聲
，是印製線路板的可靠性設計的一種常規做法，配置原則如下：

• 電源輸入端跨接10~100μF的電解電容器。如有可能，接100μF以上的更好。 
• 原則上每個集成電路芯片都應布置一個0.01μF的瓷片電容，如遇印製板空隙不夠
  ，可每4~8個芯片布置一個1~10μF的鉭電容。這種器件的高頻 阻抗特別小，在500kHz～20MHz範圍內阻抗小於1Ω
  ，而且漏電流很小（0.5μA以下）。最好不用電解電容
  ，電解電容是兩層溥膜卷起來的，這種結 構在高頻時表現為電感。
• 對於抗噪能力弱、關斷時電源變化大的器件
  
  ，如RAM、ROM存儲器件，應在芯片的電源線和地線之間直接接入高頻退耦電容。
• 電容引線不能太長，尤其是高頻旁路電容不能有引線。

去耦電容值的選取並不嚴格，可按C=1/f計算：即10MHz取0.1μF。對微控製器構成的係統，取0.1~0.01μF之間都可以。好的高頻去耦電容可以去除高到1GHz的高頻成份。陶瓷片電容或多層陶瓷電容的高頻特性較好。

此外
，還應注意以下兩點：

• 在印製板中有接觸器、繼電器、按鈕等元件時．操作它們時均會產生較大火花放電，必須采用RC吸收電路來吸收放電電流。一般R取1~2kΩ
  ，C取2.2~4.7μF。
• CMOS的輸入阻抗很高，且易受感應，因此在使用時對不用端要通過電阻接地或接正電源。

第一講：PCB元器件的EMC布局設計
第三講：PCB的EMC布線技術和去耦電容走線實例分析