1. 功耗分析

整個FPGA設計的總功耗由三部分功耗組成：1. 芯片靜態功耗；2. 設計靜態功耗
；3. 設計動態功耗。

芯片靜態功耗：FPGA在上電後還未配置時，主要由晶體管的泄露電流所消耗的功耗

設計靜態功耗：當FPGA配置完成後，當設計還未啟動時
，需要維持I/O的靜態電流，時鍾管理和其它部分電路的靜態功耗

設計動態功耗：FPGA內設計正常啟動後，設計的功耗；這部分功耗的多少主要取決於芯片所用電平，以及FPGA內部邏輯和布線資源的占用

顯而易見，前兩部分的功耗取決於FPGA芯片及硬件設計本身
，很難有較大的改善。可以優化是第3部分功耗：設計動態功耗，而且這部分功耗占總功耗的90%左右，因此所以降低設計動態功耗是降低整個係統功耗的關鍵因素。上麵也提到過功耗較大會使FPGA發熱量升高，那有沒有一個定量的分析呢？答案當然是有，如下式：

Tjmax > θJA * PD + TA

其中Tjmax表示FPGA芯片的最高結溫（maximum junction temperature）；θJA表示FPGA與周圍大氣環境的結區熱阻抗（Junction to ambient thermal resistance）

，單位是°C/W；PD表示FPGA總功耗（power dissipation）
，單位是W；TA表示周圍環境溫度。

以XC7K410T-2FFG900I係列芯片為例，θJA = 8.2°C/W，在TA = 55°C的環境中，想要結溫Tjmax不超過100°C的情況下，可以推算FPGA的總功耗：PD <（Tjmax – TA）/θJA=（100 - 55）/8.2=5.488W，之前估算的20W與之相差太遠，因此優化是必不可少的：

1） 降低θJA：熱阻抗取決於芯片與環境的熱傳導效率，可通過加散熱片或者風扇減小熱阻抗

2） 減小PD：通過優化FPGA設計，降低總功耗
，這也是本文重點講解的部分。

2. 低功耗設計

關於FPGA低功耗設計，可從兩方麵著手：1） 算法優化
；2） FPGA資源使用效率優化。

1） 算法優化

算法優化可分為兩個層次說明：實現結構和實現方法

首(shou)先(xian)肯(ken)定(ding)需(xu)要(yao)設(she)計(ji)一(yi)種(zhong)最(zui)優(you)化(hua)的(de)算(suan)法(fa)實(shi)現(xian)結(jie)構(gou)，設(she)計(ji)一(yi)種(zhong)最(zui)優(you)化(hua)的(de)結(jie)構(gou)
，使(shi)資(zi)源(yuan)占(zhan)用(yong)達(da)到(dao)最(zui)少(shao)
，當(dang)然(ran)功(gong)耗(hao)也(ye)能(neng)降(jiang)到(dao)最(zui)低(di)，但(dan)是(shi)還(hai)需(xu)要(yao)保(bao)證(zheng)性(xing)能(neng)，是(shi)FPGA設(she)計(ji)在(zai)麵(mian)積(ji)和(he)速(su)度(du)上(shang)都(dou)能(neng)兼(jian)顧(gu)。比(bi)如(ru)在(zai)選(xuan)擇(ze)采(cai)用(yong)流(liu)水(shui)線(xian)結(jie)構(gou)還(hai)是(shi)狀(zhuang)態(tai)機(ji)結(jie)構(gou)時(shi)
，流(liu)水(shui)線(xian)結(jie)構(gou)同(tong)一(yi)時(shi)間(jian)所(suo)有(you)的(de)狀(zhuang)態(tai)都(dou)在(zai)持(chi)續(xu)工(gong)作(zuo)，而(er)狀(zhuang)態(tai)機(ji)結(jie)構(gou)隻(zhi)有(you)一(yi)個(ge)狀(zhuang)態(tai)是(shi)使(shi)能(neng)的(de)，顯(xian)而(er)易(yi)見(jian)流(liu)水(shui)線(xian)結(jie)構(gou)的(de)功(gong)耗(hao)更(geng)多(duo)，但(dan)其(qi)數(shu)據(ju)吞(tun)吐(tu)率(lv)和(he)係(xi)統(tong)性(xing)能(neng)更(geng)優(you)，因(yin)此(ci)需(xu)要(yao)合(he)理(li)選(xuan)其(qi)一(yi)，使(shi)係(xi)統(tong)能(neng)在(zai)麵(mian)積(ji)和(he)速(su)度(du)之(zhi)間(jian)得(de)到(dao)平(ping)衡(heng)
；

另一個層麵是具體的實現方法，設計中所有吸收功耗的信號當中，時鍾是罪魁禍首。雖然時鍾可能運行在 100 MHz，但從該時鍾派生出的信號卻通常運行在主時鍾頻率的較小分量（通常為 12%～15%）。此外，時鍾的扇出一般也比較高。這兩個因素顯示，為了降低功耗
，應當認真研究時鍾。 shouxian，ruguoshejidemougebufenkeyichuyufeihuodongzhuangtai，zekeyikaolvjinzhishizhongshufanzhuan，erbushishiyongshizhongshineng。shizhongshinengjiangzuzhijicunqibubiyaodefanzhuan，danshizhongshurengranhuifanzhuan
，xiaohaogonglv。qici，gelishizhongyishiyongzuishaoshuliangdexinhaoqu。bushiyongdeshizhongshuxinhaoqubuhuifanzhuan，congerjianqinggaishizhongwangluodefuzai。

2） 資源使用效率優化

資源使用效率優化是介紹一些在使用FPGA內部的一些資源如BRAM，DSP48E1時，可以優化功耗的方法。FPGA動態功耗主要體現為存儲器
、內部邏輯
、時鍾
、I/O消耗的功耗。

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