前段時間有位中國科學技術大學（我夢寐以求卻求而不得的學府）的研究生同學在我的博客下方留言谘詢時序約束的一些問題：“如果設計的電路隻是提供給NIOSII在FPGA內調用，沒有外部器件的相關延時信息，該怎麼約束輸入輸出呢”。

 

其實呢，從事IC設計或者FPGAkaifazhegexingye

，yongyoucongmingdedanaoxiehaoyouxiudedaimaguranzhongyao，ranerxuehuiduidaimahuozhedianlushijiashixuyueshuyeshimeigecongyezheyinggaizhangwodejiqiao，zhegejiqiaokeyibangzhunigaoxiaoqieheliqiezhengquededingzhiSPEC或者劃分模塊

，進而為後續項目的順利進展打下良好的鋪墊。正確合理的時序約束可以幫你實現快速綜合出麵積盡量小
、頻率盡量高的電路來。

 

通常情況下：

 

1、對係統的時鍾頻率約束的緊一些，餘量可以根據情況定為10%-20%之間
，比較緊的時鍾約束會讓綜合工具盡最大的能力去綜合電路。

 

2
、shuruheshuchudeyanchiruguomeiyoujiaoweizhunquedecankao，yibankeyishezhiweizhouqideyiban

，erqieyinggaiweitongbuxitongdeyueshu，ruguoweiyibuxitongdeyueshuzemeiyoushijideyiyi，lingwaiyaoyouqizhuyichunzuhedianludeqingkuang。

 

3、合理的約束時序性能的原則
，60/40原則：

 

邏輯延遲低於timing budget 的60%，這個時候時序很容易滿足；

 

邏輯延遲在60%-80%之間
，軟件綜合的時間就會 變大很多；

 

邏輯延遲超過80%時，時序將很難滿足。

 

4
、對於FPGA綜合及布局布線而言，您的電路所占的資源最好不要超過整個FPGA的85%，否則FPGA不能夠很好的工作，電路性能可能也不會很好，所以選擇FPGA資源時最好根據您項目的情況進行預估算。

 

5
、虛假路徑（false path）和多周期路徑（multi-period）要特殊對待。

 

6
、跨時鍾域的地方要用跨時鍾域的處理方法保證其正確性，也可以通過跨時鍾域檢查的工具檢查其合理性。