到了SOC階段，IP核設計已成為ASIC電路設計公司和FPGA提供商的重要任務，也是其實力體現。對於FPGA開發軟件，其提供的IP核越豐富，用戶的設計就越方便，其市場占用率就越高。

IP（Intellectual Property）就是常說的知識產權。美國Dataquest谘詢公司將半導體產業的IP定義為用於ASIC
、ASSP和PLD等當中，並且是預先設計好的電路模塊。IP核模塊有行為（Behavior）
、結構（Structure）和物理（Physical）三級不同程度的設計，對應描述功能行為的不同分為三類，即軟核（Soft IP Core）、完成結構描述的固核（Firm IP Core）和基於物理描述並經過工藝驗證的硬核（Hard IP Core）。

從IP 核的提供方式上，通常將其分為軟核

、硬核和固核這3 類。從完成IP 核所花費的成本來講，硬核代價最大

；從使用靈活性來講，軟核的可複用使用性最高。

軟核 (Soft IP Core)

軟核在 EDA 設計領域指的是綜合之前的寄存器傳輸級 (RTL) 模型 ；具體在 FPGA 設計中指的是對電路的硬件語言描述，包括邏輯描述、網表和幫助文檔等。軟核隻經過功能仿真，需要經過綜合以及布局布線才能使用。其優點是靈活性高、可移植性強
，允許用戶自配置 ；缺點是對模塊的預測性較低，在後續設計中存在發生錯誤的可能性，有一定的設計風險。軟核是 IP 核應用最廣泛的形式。

固核 (Firm IP Core)

固核在 EDA 設計領域指的是帶有平麵規劃信息的網表；具體在 FPGA 設計中可以看做帶有布局規劃的軟核，通常以 RTL 代碼和對應具體工藝網表的混合形式提供。將 RTL 描述結合具體標準單元庫進行綜合優化設計
，形成門級網表，再通過布局布線工具即可使用。和軟核相比
，固核的設計靈活性稍差
，但在可靠性上有較大提高。

硬核 (Hard IP Core)

硬核在EDA設計領域指經過驗證的設計版圖 ；具體在 FPGA 設計中指布局和工藝固定、經過前端和後端驗證的設計，設計人員不能對其修改。不能修改的原因有兩個 ：首先是係統設計對各個模塊的時序要求很嚴格，不允許打亂已有的物理版圖 
；其次是保護知識產權的要求

，不允許設計人員對其有任何改動。IP 硬核的不許修改特點使其複用有一定的困難
，因此隻能用於某些特定應用，使用範圍較窄。

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