該認證意味著TSMC極紫外光刻（EUV）工藝取得顯著進步。與非EUV工藝節點相比，前者的晶片麵積顯著減少，但仍保持卓越的性能。

 

以Design Compiler® Graphical綜合工具和IC Compiler™II布局布線工具為核心Synopsys設計平台性能顯著增強，可充分利用TSMC的7-nm FinFET Plus工藝實現高性能設計。Design Compiler Graphical可以通過自動插入過孔支柱（via-pillar）結構，提高性能以及防止信號電遷移（EM）違規，並且可將信息傳遞給IC Compiler II進行進一步優化。它還會在邏輯綜合時自動應用非默認規則（NDR）
，並感知繞線層以優化設計、提高性能。這些優化（包括IC Compiler II總線布線）
，將會在整個布局布線流程中繼續進行，以滿足高速網絡嚴格的延遲匹配要求。

 

PrimeTime®時序分析工具全麵支持先進的波形傳播（AWP）技術和參數化片上偏差（POCV）技術，並已經進行充分優化，可解決更高性能和更低電壓場景中波形失真和非高斯分布偏差造成的影響。此外，PrimeTime感知物理信息的Sign-off擴展了對過孔支柱的支持。

 

Synopsys強化了設計平台功能，可以執行物理實現
、寄生參數提取
、物理驗證和時序分析，以支持TSMC的WoW技術。其中基於IC Compiler II的物理實現流程
，全麵支持晶圓堆疊設計
，包括最初的裸晶布局規劃準備到凸塊（bumps）布局分配，以及執行芯片布線。物理驗證由Synopsys 的IC Validator工具執行DRC/LVS檢查，由StarRC™工具執行寄生參數提取。

 

TSMC設計基礎架構營銷事業部資深處長Suk Lee表示：“與Synopsys的持續合作以及TSMC 7-nm FinFET Plus工藝技術的早期客戶合作，使我們可以提供差異化的平台解決方案
，幫助我們的共同客戶更快地將開創性新產品推向市場。Synopsys設計平台成功通過認證
，讓我們共同客戶的設計方案首次實現了基於EUV工藝技術的批量生產。”

 

Synopsys設計事業群營銷和業務開發副總裁 Michael Jackson說：“我們與TSMC就7-nm FinFET Plus量產工藝進行合作，使客戶公司可以放心地開始運用高度差異化的Synopsys 設計平台，設計日益龐大的SoC和多裸晶堆疊芯片。TSMC 7-nm FinFET Plus工藝認證，讓我們的客戶可以享受到先進的EUV工藝所帶來的功率和性能上的顯著提升，以及麵積更大程度的節省，同時加快了其差異化產品的上市時間。”