中心議題：

• 比較器結構與設計
• 前置放大器電路中的正反饋分析
• 第三級鎖存比較器設計

解決方案：

• 采用兩級前置放大器和一級鎖存器組成的三級結構
• 采用0.18μm的1P6MCMOS設計工藝

引言

bijiaoqiguangfanyingyongyucongmonixinhaodaoshuzixinhaodezhuanhuanguochengdangzhong。zaimoyishuzhuanhuanguochengzhong，jingguocaiyangdexinhaojingguobijiaoqiyijuedingmonixinhaoshuchudeshuzizhi。bijiaoqikeyibijiaoyigemonixinhaohelingwaiyigemonixinhaohuocankaoxinhaodedaxiao。bijiaoqidadoucaiyongkaihuanmoshi，zhezhongkaihuanjiegoububiduibijiaoqijinxingbuchang
，tongshi，weijinxingbuchangdebijiaoqikeyihuodejiaodadedaikuanhejiaogaodepinlvxiangying。raneryouyuMOS器件的失配誤差，以及放大器的增益和速度之間的相互製約
，使得在一定工藝條件下同時實現比較器的高速和高精度非常困難。

本ben文wen提ti出chu一yi種zhong帶dai時shi鍾zhong控kong製zhi的de可ke再zai生sheng比bi較jiao器qi
，適shi用yong於yu在zai時shi間jian上shang離li散san的de信xin號hao。此ci設she計ji在zai傳chuan統tong的de前qian置zhi預yu放fang和he鎖suo存cun器qi級ji聯lian的de理li論lun基ji礎chu上shang，通tong過guo引yin入ru交jiao叉cha耦ou合he負fu載zai、複位和鉗位技術，與文獻相比，實現了更高的速度和相對較高的精度。

比較器結構與設計

該比較器的結構簡化如圖1所示。 
 

它ta由you兩liang級ji結jie構gou相xiang同tong的de前qian置zhi放fang大da器qi和he一yi級ji帶dai有you複fu位wei再zai生sheng的de高gao速su鎖suo存cun器qi組zu成cheng，每mei一yi級ji中zhong都dou帶dai有you一yi個ge內nei置zhi正zheng反fan饋kui的de設she計ji。前qian置zhi放fang大da器qi使shi輸shu入ru的de變bian化hua足zu夠gou大da
，並bing且qie將jiang其qi加jia載zai到dao鎖suo存cun器qi的de輸shu入ru端duan，這zhe樣yang獲huo得de電dian路lu的de最zui佳jia特te性xing。

前置放大器的設計及優化

傳統的前置放大器結構如圖2所示，這種內置正反饋比較器由一個差分輸入對
，一個偽電流源和一對交叉耦台負載組成，負載連接成差分的模式。M1和M2組成差分輸入對，M3
、M33、M4

、M44組成帶有正反饋的負載，以提高電路的增益，這個正反饋單元電路可以通過調整M3
、M4和M33、M44管的寬長比(W／L)來形成弱正反饋或強正反饋。
 

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前置放大器電路中的正反饋分析

正反饋是通過連接到M3和M4的源一漏極的並聯電壓反饋。其比較的工作過程為：差分輸入信號加到NMOS對管M1和M2的柵極

，假設一端加正電壓信號，另一端則為負電壓信號；NMOS管M1中流過的電流Ids1開始增大，M2中電流Ids2開始減小

，M3和M33柵極電位下降，M4和M44柵極電位上升
，M3管中電流Ids3增大，M4管中電流Ids4減小；從而使M4和M44的柵極電位更高，M3和M33柵極電位更低
，這個正反饋重複進行直到Ids33隨其柵電壓減小而增大的速度與Ids4減小的速度相等，以及Ids44隨其柵電壓增大而減小的速度與Ids3增大的速度相等。

如果忽略M3與M4兩個交叉耦合的PMOS管負載的溝道長度調製效應的影響，則交叉耦合負載的作用相當於一個負電阻RX=-2/gm3(其中gm3=gm4)

考慮到M3
、M4的溝道長度調製效應的影響，則

交jiao叉cha耦ou合he的de正zheng反fan饋kui負fu載zai的de負fu電dian阻zu特te性xing補bu償chang了le一yi部bu分fen正zheng的de輸shu出chu阻zu抗kang

，在zai一yi定ding程cheng度du上shang提ti高gao了le差cha分fen輸shu出chu阻zu抗kang，提ti高gao了le比bi較jiao器qi的de增zeng益yi。所suo以yi，第di一yi級ji前qian置zhi正zheng反fan饋kui放fang大da器qi的de增zeng益yi為wei：

化簡得到直流電壓增益為：

在C1相(xiang)同(tong)時(shi)
，時(shi)間(jian)常(chang)數(shu)越(yue)大(da)，比(bi)較(jiao)器(qi)的(de)信(xin)號(hao)傳(chuan)輸(shu)時(shi)間(jian)越(yue)長(chang)，其(qi)轉(zhuan)換(huan)速(su)度(du)就(jiu)越(yue)低(di)。但(dan)同(tong)時(shi)，比(bi)較(jiao)器(qi)的(de)增(zeng)益(yi)卻(que)越(yue)大(da)，因(yin)此(ci)導(dao)致(zhi)高(gao)增(zeng)益(yi)與(yu)高(gao)速(su)度(du)的(de)矛(mao)盾(dun)。

設計優化

優化後的前置內置正反饋放大器電路結構如圖3所示：
　　
RS與兩個相反的時鍾信號用來控製比較器的複位，當RS為高時
，比較器處於複位狀態
；RS為低時，比較器開始進行比較。這樣通過每次比較前的複位，可以進一步提高比較器的翻轉速度。
 

　　
為(wei)了(le)獲(huo)得(de)更(geng)高(gao)的(de)工(gong)作(zuo)速(su)度(du)，在(zai)兩(liang)個(ge)輸(shu)出(chu)端(duan)之(zhi)間(jian)還(hai)有(you)兩(liang)個(ge)鉗(qian)位(wei)二(er)極(ji)管(guan)，用(yong)來(lai)控(kong)製(zhi)兩(liang)個(ge)差(cha)分(fen)輸(shu)出(chu)端(duan)的(de)電(dian)壓(ya)差(cha)。如(ru)果(guo)輸(shu)出(chu)電(dian)壓(ya)差(cha)值(zhi)過(guo)大(da)
，則(ze)當(dang)本(ben)級(ji)比(bi)較(jiao)器(qi)的(de)輸(shu)入(ru)發(fa)生(sheng)翻(fan)轉(zhuan)時(shi)
，兩(liang)個(ge)輸(shu)出(chu)端(duan)會(hui)由(you)於(yu)電(dian)壓(ya)差(cha)過(guo)大(da)而(er)造(zao)成(cheng)輸(shu)出(chu)端(duan)翻(fan)轉(zhuan)的(de)速(su)度(du)較(jiao)慢(man)，從(cong)而(er)影(ying)響(xiang)輸(shu)出(chu)結(jie)果(guo)和(he)比(bi)較(jiao)器(qi)的(de)性(xing)能(neng)。所(suo)以(yi)這(zhe)兩(liang)個(ge)MOS管可以起到鉗位的作用
，即限製Vo1和Vo2電壓的擺幅，提高比較器的速度。在平衡狀態時，通常∣Vo1-Vo2∣<VTH
，所以在小信號工作期間是斷開的。設計中在鉗位管的作用下
，∣Vo1-Vo2∣被控製在1.3V以內。
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第三級鎖存比較器設計
　
因前置放大器的增益與輸入電壓的乘積不足以達到輸出VOHdeyaoqiu
，suoyibafangdahoudedianyazaijiadaosuocunqishangjikeyidedaosuoyaoqiudedianya。disanjibijiaoqidejiegoucaiyongkezaishengbijiaoqi，tayeshishiyongzhengfankuilaishixianlianggexinhaodebijiao。kezaishengbijiaoqiyouchengweisuocunbijiaoqi。bijiaoqizhongliangxiangfeijiaodieshizhongkongzhi，quedingbutongdegongzuomoshi，congershixianbijiaoqidefuweiyushuchu。qidianludetuopujiegourutu4所示。其中兩相非交疊時鍾Q1和Q2的波形如圖5所示。    
 

當時鍾Q1為高電平時，比較器處於複位狀態。這時節點1和2被置成等電位。接下來是再生階段，當APX和APV都為低電平時，通過交叉耦合的NMOS管M3和M4的正反饋進行電壓再生，使節點1和2的電壓一個變高而另一個變低。最後是當Q1為低、Q2為高時，比較的結果通過M5

、M6、M7、M8、M9的作用輸出，並保存此輸出至下一個複位狀態。

如圖4所示，本設計中的鎖存器使用的是NMOS管鎖存器。確定鎖存器工作時從開始狀態到最終狀態所需要的時間是很重要的。

當M3和M4管相同時：gm3=gm4=gm
，C3=C4=C，R3=R4=R。

比較器要在規定的時間內分辨出兩輸入信號之間微小的差值
，先通過前置預放在T1時間把輸入電壓放大到Vin
，將Vin加到鎖存器的輸入端，再經過Tp時間達到要求的輸出電壓，所以總的響應時間T1+Tp必須足夠小。而T1與前置放大器的3dB帶寬有關
，帶寬越高則放大信號的時延越小。此設計中兩級前置放大器的-3dB帶寬約為50MHz，所以T1較小
；Tp與鎖存器的輸入有關，想使Tp越短

，其輸入Vin就應該越大。前麵的兩級前置放大器剛好解決這個問題，可以快速建立鎖存器的輸入，從而提高電路的工作速度。

另外，鎖存器較大的輸入失調電壓和輸入管寄生電容的KT／C噪zao聲sheng也ye會hui直zhi接jie影ying響xiang到dao比bi較jiao器qi的de性xing能neng，因yin為wei這zhe將jiang會hui限xian製zhi鎖suo存cun器qi的de精jing度du。同tong樣yang通tong過guo前qian兩liang級ji前qian置zhi放fang大da器qi的de作zuo用yong


，鎖suo存cun器qi的de輸shu入ru失shi調tiao電dian壓ya等deng效xiao到dao前qian置zhi放fang大da器qi的de輸shu入ru端duan就jiu會hui變bian得de很hen小xiao，因yin此ci可ke以yi較jiao大da程cheng度du上shang減jian小xiao鎖suo存cun器qi的de輸shu入ru失shi調tiao電dian壓ya和he輸shu入ruMOS管寄生電容的KT／C噪聲對比較器性能的影響。

設計結果分析與版圖

為了提高增益和工作速度，輸入對管的寬長比取值要稍大些。在設計中第一級和第二級前置放大器的偏置電流取值為52μA
，其增益分別為14.75和11.8，帶寬為40MHz。前置放大器的大帶寬有利於減小其響應時間，經過兩級放大後
，第三級鎖存器的輸入電壓的最小值為Vin_min×14.75×11.8，鎖存器較大的輸入相應地減小了鎖存器的時間常數，使鎖存器的輸出達到VOH-VOL的時間減小
，實現了鎖存器的快速鎖存。經過仿真，其性能參數如下：電源電壓3.3V
，輸出VOH-VOL=3.3V
，最小分辨率0.8mV，功耗<0.6mW，輸出動態範圍3.3V。

芯片采用了0.18μm的1P6MCMOS設計工藝，在實現高分辨率的同時也能獲得較高的速度，模擬結果表明，分辨率可以達到12bit。在版圖設計中，為了增強差分管的匹配性，管子和連線都采用全對稱的設計結構，版圖如圖6所示

，麵積為120μm×130μm。

結語

本設計介紹了一種ADC中(zhong)常(chang)用(yong)的(de)比(bi)較(jiao)器(qi)，采(cai)用(yong)了(le)兩(liang)級(ji)前(qian)置(zhi)放(fang)大(da)器(qi)和(he)一(yi)級(ji)鎖(suo)存(cun)器(qi)組(zu)成(cheng)的(de)三(san)級(ji)結(jie)構(gou)，而(er)且(qie)每(mei)一(yi)級(ji)結(jie)構(gou)內(nei)部(bu)都(dou)帶(dai)有(you)內(nei)置(zhi)正(zheng)反(fan)饋(kui)。本(ben)設(she)計(ji)采(cai)用(yong)了(le)簡(jian)單(dan)的(de)結(jie)構(gou)


，以(yi)較(jiao)小(xiao)的(de)芯(xin)片(pian)麵(mian)積(ji)，實(shi)現(xian)了(le)較(jiao)高(gao)的(de)速(su)度(du)和(he)12bit的高精度，可以廣泛應用於高速和高精度的ADC中。