這種電路針對各種應用進行了優化設計，適合便攜式電子設備
、汽車、醫療設備，以及高電源抑製比 (PSRR) 和開關噪聲抗擾度都非常重要的片上係統 (SoC) 實施。

　　

上述電壓參考在低頻率下支持90dB。輸出電壓變化的標準偏差是 0.5%，在–40℃至125℃溫度範圍內的溫度係數為15ppm/℃。這些特性可在1.6V至5.5V的電源電壓範圍內實現。可實施各種用於為電壓參考實現輸入噪聲抗擾度的方法。

　　

　　

幾乎每款模擬電路都需要高精度高穩定參考電壓或電流源。不過
，在選擇片上係統(SoC) 技(ji)術(shu)時(shi)
，參(can)考(kao)電(dian)壓(ya)模(mo)塊(kuai)不(bu)應(ying)成(cheng)為(wei)限(xian)製(zhi)因(yin)素(su)。也(ye)就(jiu)是(shi)說(shuo)這(zhe)類(lei)係(xi)統(tong)所(suo)選(xuan)用(yong)的(de)技(ji)術(shu)工(gong)藝(yi)對(dui)於(yu)參(can)考(kao)電(dian)壓(ya)源(yuan)來(lai)說(shuo)並(bing)不(bu)一(yi)定(ding)總(zong)是(shi)最(zui)理(li)想(xiang)的(de)。因(yin)此(ci)
，其(qi)設(she)計(ji)應(ying)該(gai)更(geng)穩(wen)健(jian)，才(cai)能(neng)適(shi)應(ying)各(ge)種(zhong)技(ji)術(shu)工(gong)藝(yi)的(de)變(bian)化(hua)。

　　

電池通常可作為SoC的de電dian源yuan。這zhe就jiu更geng需xu要yao提ti高gao工gong作zuo在zai大da電dian源yuan電dian壓ya範fan圍wei內nei的de電dian壓ya參can考kao源yuan的de線xian性xing穩wen壓ya性xing能neng。要yao延yan長chang電dian池chi使shi用yong壽shou命ming，就jiu需xu要yao低di靜jing態tai電dian源yuan電dian流liu。同tong時shi，還hai需xu要yao在zai寬kuan泛fan頻pin率lv下xia實shi現xian高gao電dian源yuan抑yi製zhi比bi(PSRR)，以抑製來自高速數字電路、降壓轉換器或片上其它開關電路的噪聲。本文主要介紹具有高PSRR的超低靜態電流帶隙電壓參考。

　　

　　

改善 PSRR的主題思想是在低壓降穩壓器(LDO)後麵布置一個帶隙電壓源。現有線性穩壓器拓撲在靜態電流、DC負載穩壓
、瞬態響應、去耦電容以及矽芯片麵積要求方麵存在很大差異。由於我們的目標是在沒有外部電容器的情況下，在同一芯片上提供全麵集成型 LDO，因而典型LDO結構並不適合。

　　

這些結構與超低靜態電源電流相矛盾。為了緩解這一矛盾
，您可為LDO 使用與參考源相同的帶隙。不宜采用標準LDO結構的原因在於它需要輸出電容器來實現穩定工作。最佳選項是帶一個增益級的結構
，其無需輸出電容器便可實現穩定。

　　

　　

圖1是該設計[1]中所使用LDO的內核及其簡化原理圖。圖1[2]中的M0和M4代表翻轉電壓跟隨器(FVF)，其可實施無逆向功能及相關極點的單級穩壓。靜態電流由晶體管M1和M3確定。晶體管M2 可作為共柵放大器。

　　

LDO的開環增益由第一個級聯級(即晶體管M2和M3)決定。可作為負載的 M4 PMOS跟隨器存在低阻抗源，因此 FET M0的輸出增益接近1。在圖2中的小型信號等效電路的幫助下，對所推薦的 LDO結構進行穩定性分析，結果顯示隻有一個極點(公式1)：

　　

 

可作為補償電容器的M0柵源電容器可創建 LDO的主極點。因此無需去耦片外電容器，便可使LDO[3]穩定。

　　

圖1：具有翻轉電壓跟隨器、無輸出電容器的LDO

　　

圖2：LDO的小型信號等效電路

 

這種LDO的另一項優勢是簡單的自啟動程序，其無需專用電路。最初
，在電壓VDD 為 0 時，VOUT也為 0，跟隨器M4 在無反饋的情況下關閉，M1的偏置電流大於M3的偏置電流。因此，柵極電壓M0 不僅可降低，而且還可驅動輸出電壓VOUT至所選的輸出電壓值。

 

這種架構的缺點是線路穩壓及 PSRR差(cha)。原(yuan)因(yin)在(zai)於(yu)低(di)開(kai)環(huan)增(zeng)益(yi)，因(yin)為(wei)它(ta)僅(jin)由(you)一(yi)個(ge)增(zeng)益(yi)級(ji)決(jue)定(ding)。合(he)理(li)的(de)解(jie)決(jue)方(fang)案(an)可(ke)能(neng)是(shi)第(di)一(yi)級(ji)的(de)級(ji)聯(lian)電(dian)流(liu)源(yuan)，其(qi)可(ke)提(ti)高(gao)增(zeng)益(yi)
，進(jin)而(er)可(ke)提(ti)高(gao)線(xian)路(lu)穩(wen)壓(ya)性(xing)能(neng)和(he)PSRR。

 

圖1中的LDO輸出電壓為(公式2)：

　　

 

其中，VSET為參考電壓，VGS,M4是M4的柵源電壓。

　　

因此，輸出電壓對溫度和工藝變化極為敏感。要避免這種問題，就必須創建一個更為理想的跟隨器，其中 M4 是反饋環路的一部分(圖3)。

　　

圖3：M4位於放大器反饋環路中、無輸出電容器的LDO。

　　

這種情況下的輸出電壓為公式3：

　　

 

其中，A0是放大器的開環增益反饋。對於高反饋放大器增益而言
，可使用公式4：

　　

 

　

 

圖4：具有電阻式分壓器、M4位於放大器反饋環路、無輸出電容器的 LDO

　　

在反饋環路(圖4)中添加電阻式分壓器後，輸出電壓轉變為：

　　

VOUT=VSET(1+R1/R2)

　　

FVF反饋放大器不影響整體 LDO穩定性
，因為它位於主LDO反饋環路的外部。對於本地反饋環路而言
，隻要求設計方案穩定。

　　

　　

所選用的帶隙內核(圖5)采用在標準CMOS 技術中廣泛使用的經典結構。

　　

圖5：所推薦帶隙電壓參考內核的簡化方框圖

　　

tongguotianjiashuangjixingjingtiguandefuwenduxishujishejijiandianya，kehuodedaixidianyadediwenxishu
，congerketongguozaibutongdianliumiduxiapianzhidelianggejishejijiandianyazhichahuodezhengwenduxishudianya。weidianzuqiR2和R3選擇相等的值，參考電壓就可表示為公式5：

　　

 

其中VEB是Q1的基射極間電壓
，VT是熱電壓，IQ1和IQ2是通過晶體管Q1和Q2的電流，而 IS,Q1和IS,Q2則分別是Q1和Q2的飽和電流。

　　

　　

要為任何帶隙電壓參考實現良好的精確度，必須定義總體精度誤差的主要形成因素[4]。以下是所推薦架構的最大誤差源：

　　

放大器失調電壓

　　

電阻器R1與R2之間的不匹配

　　

雙極性晶體管的飽和電流不匹配

　　

電阻器R1

、R2和R3的變化

　　

放大器失調電壓

　

放大器失調電壓對於參考電壓精確度來說很關鍵，因為它通過與發射-jijidianyachaxiangtongdefangshifangda。jinguanwomenkeyitongguozengdashuangjixingjingtiguandemianjibilaijianshaoduifangdaqishitiaodianyadeyingxiang，danyouyudianyachajuyouduishuchidu，yinciwomenhuishoudaozhegebilidehelizhixianzhi。zaibenlizhong
，womenxuanzedebiliwei24。

　　

對放大器失調電壓影響最大的是輸入級晶體管閥值電壓變化。它可通過增大放大器輸入對的尺寸來改善(公式6)。

　　

 

電阻器R1與R2之間的不匹配

　　

電阻器R1與R2之比可定義公式5中正溫度係數項的增益。為了讓該增益係數準確，我們使用較大麵積單位電阻器。使用特殊的電阻器布局，可實現0.1%的誤差比例精度。

　　

雙極性晶體管的電阻器與飽和電流的變化

　　

這兩種變化會導致雙極性晶體管的基極-發射極電壓Veb發生偏移。基極-發射極電壓可按公式7確定：

　　

 

其中，I是發射極電流，IS是雙極性晶體管的飽和電流。引起IS變化的主要原因是Q1和Q2晶體管麵積的不匹配以及雜質濃度的變化。

　　

電阻器R1的變化可影響通過晶體管Q2 的電流I的絕對值

，它是負溫度係數項VEB的一部分。

　　

電阻器R2和R3分別可確定通過Q1和Q2 的電流值。R2和R3的變化可導致參考電壓(公式5)的正溫度係數不準確。不過，可通過對電阻器R2與R3進行良好匹配來降低該變化所引起的誤差。

 

 

由於上述傳統電壓參考架構的所有缺點，我們建議采用改進的電壓參考，它是帶隙電壓參考與低壓降穩壓器的整合解決方案(圖6)。

　　

圖6：帶隙電壓參考結合低壓降穩壓器的方框圖

　　

該示例中的輸出電壓可由公式8確定：

　

　

 

VREF節點既是帶隙參考的輸出節點
，同時也是帶隙核心電路的電源線。這有助於我們通過 LDO保護帶隙核心電路免受電源電壓紋波影響。

　　

要獲得小靜態電流
，電阻器 R1
、R2、R3和R4的值就會比較大，推薦電路的電阻為8MΩ。這可使通過 Q1和Q2的電流降低至 40nA。推薦架構的整體靜態電流為250nA。除此之外，我們還可采用一款靜態電流為100nA的偏置電流電源。

　　

　　

所推薦的偏置電流電路基於一種著名的電路結構(如圖7所示)
，在參考文獻5[5]中有詳細介紹。

　　

在該電路中
，兩個N型晶體管M5和M7構成第一個增益為S7/S5 的電流鏡，而兩個P型晶體管M4和M6 則構成第二個增益為S4/S6 的電流鏡
，其中S4、S5、S6和S7是相應晶體管的麵積。

　　

偏置發生器通常不需要特別啟動電路，這可減少靜態電流和占用麵積。如果電流足夠小，電阻R 就可以忽略。由M5/M7和M4/M6構成的兩個電流鏡可互連成一個閉環。

　　

該環路增益大於單位增益
，因此兩個分支中的電流都會增大，直至達到均衡為止。這將由電阻R的壓降定義，可表示為公式9：

　　

 　

圖7：具有動態啟動電流的偏置生成器

　　

要加快啟動速度並避免可能的漏電影響，可使用一款附加啟動電路。晶體管M0 可作為具有極大電阻的橫向雙極性 NPN晶體管使用，其可最大限度地降低啟動電流。電容器 C 不僅可在電路加電時提供快速瞬態啟動，而且還可防止啟動電路發生振蕩。在啟動之後，電路由晶體管M2阻斷。偏置模塊的偏置電流是40nA。總流耗是 80nA。

　　

　　

所推薦帶隙參考不僅可用於超低噪聲、高PSRR的低壓降穩壓器
，而且還可采用CMOS 9T5V 技術實施。PSRR值如圖8所示
，輸出電壓精度的蒙特卡洛溫度變化仿真結果如圖9所示。測量結果請參見表1。

　　

圖8：電壓參考源的PSRR

　　

圖9：輸出電壓精度

　　

表1.測量數據

　　

　　

我們不僅介紹了采用 CMOS9T5V 0.18μm工藝實施的、高PSRR 的極低功耗帶隙電壓參考，而且還詳細介紹了最大限度降低功耗和最大限度提高PSRR的設計條件。將帶隙電壓參考與低壓降穩壓器相結合，可在100Hz下獲得93dB的高PSRR。該電路的最大靜態電流僅為250nA，是超低功耗應用最具吸引力的選擇。

　

　

　　

J. Guo和K. N. Leung，《采用 90 納米 CMOS工藝技術實施的

、無輸出電容器的小型 6uWLDO》
，摘自《IEEE固態電路雜誌》2010年9月第 48卷第 9 號;

　　

Blakiewicz, G.，《支持更快時間響應的CMOS低壓降穩壓器》，摘自《2011年第18屆國際大會會議記錄 — 集成電路與係統混合設計 (MIXDES)》2011年6月16 ~ 18 日第 ××卷第 ×× 號的第 279 頁 ~ 282 頁;

　　

P. Hazucha、T. Karnik、B. A. Bloecher、C. Parsons、D. Finan 和 S. Borkar
，《支持超快負載調節的小型線性穩壓器》，摘自《IEEE固態電路雜誌》2005 年 4 月第 45 卷第 4 號;

　　

S. Strik，《帶隙電壓參考：誤差及其最小化方法》，摘自《BEC 2006會議記錄》2006年10月2日第 123 頁 ~ 126頁;

　　

E. Vittoz 與 J. Fellrath，《基於弱反向工作的CMOS模擬集成電路》，摘自《IEEE固態電路雜誌》1977年6月SC-12卷第 3 號;

　　

如欲了解有關LDO的更多詳情，敬請訪問：www.ti.com/ldo-ca。