幾十年來，平均電流模式控製一直用於功率因數校正 (PFC)，而且在商業市場也有各種采用這種控製算法的 PFC 控製芯片。

 

圖 1 是這種平均電流模式控製的形象介紹。

 

圖 1. PFC 的平均電流模式控製

 

通常認為，平均電流模式控製的性能可充分滿足大部分 50/60Hz AC 線(xian)路(lu)輸(shu)入(ru)的(de)商(shang)用(yong)電(dian)源(yuan)應(ying)用(yong)需(xu)求(qiu)。但(dan)是(shi)
，傳(chuan)統(tong)平(ping)均(jun)電(dian)流(liu)模(mo)式(shi)控(kong)製(zhi)會(hui)使(shi)電(dian)感(gan)器(qi)電(dian)流(liu)領(ling)先(xian)於(yu)輸(shu)入(ru)電(dian)壓(ya)，導(dao)致(zhi)不(bu)統(tong)一(yi)的(de)基(ji)本(ben)位(wei)移(yi)功(gong)率(lv)因(yin)數(shu)與(yu)過(guo)零(ling)失(shi)真(zhen)。在(zai) PFC 工作在高頻率 AC 環境下時
，這種情況會變得更糟糕，例如工作在 400Hz 下的機載係統。這些係統所需的高質量輸入電流很難通過傳統控製方法實現。一種名為占空比前饋 (DFF) 控製的最新控製方法可有效降低高線路頻率下的輸入電流失真^1/2/3。

 

DFF 控製的基本構想是預先計算占空比，以減輕反饋控製器的任務。對於工作在連續傳導模式下的升壓拓撲來說

，占空比 d_FF 的計算公式為：

 

  公式 1

 

該gai占zhan空kong比bi模mo式shi在zai開kai關guan兩liang端duan產chan成cheng一yi個ge電dian壓ya，其qi在zai整zheng個ge開kai關guan周zhou期qi內nei的de平ping均jun值zhi等deng於yu整zheng流liu輸shu入ru電dian壓ya。常chang規gui電dian流liu環huan路lu補bu償chang器qi會hui圍wei繞rao這zhe個ge計ji算suan出chu的de占zhan空kong比bi模mo式shi改gai變bian占zhan空kong比bi。

 

由you於yu升sheng壓ya電dian感gan器qi在zai線xian路lu頻pin率lv下xia的de阻zu抗kang非fei常chang低di，因yin此ci很hen小xiao的de占zhan空kong比bi變bian化hua就jiu會hui在zai整zheng個ge電dian感gan器qi上shang產chan生sheng足zu夠gou的de電dian壓ya，以yi生sheng成cheng所suo需xu的de正zheng弦xian電dian流liu波bo形xing。

 

圖 2. PFC 的占空比前饋控製

 

圖 2 是獲得的控製方案。公式 1 可計算前饋占空比 d_FF。然後它可添加至傳統平均電流模式控製輸出 d_I。最終的占空比 d 可用來生成控製 PFC 的脈寬調製 (PWM) 波形。

 

使用 D_FF 控製時，需要很多數學計算。CPU 的速度可決定控製環路的速度，進而影響環路帶寬。更快的 CPU 就意味著可實現更高的帶寬。然而

，這也意味著更高的成本與功耗。

 

當我使用德州儀器 (TI) 數字控製器 UCD3138 實施這一控製算法時，我利用 UCD3138 的硬件數字補償器以相對較低的 CPU 速度實現了高帶寬。

 

UCD3138 中的數字補償器是一個增加了一個 α 的傳統 PID 結構，可提供雙極雙零補償（圖 3）。P
、I 和 D 是三個獨立分支，合並輸出後可生成最終的控製信號。數字補償器運行速率高達 2MHz。由於 PFC 電流環路是一階係統，因此通常情況下 PI 控製器已足夠進行補償。這可騰出 D 分支，用來提高 D_FF 控製速度。

 

仔細觀察圖 2。盡管 I_REF 和 d_FF 由速度有限的 CPU 計算，但數字補償器和 PWM 生成器是 UCD3138 的硬件，因此它們的運行速度更快。這就意味著 d_I 能以高速進行計算。因而其實 d_FF + d_I = d，其可降低控製環路速度。如果 d_FF + d_I = d 也能通過硬件完成，那麼不僅整個環路速度會比以前快，而且帶寬也會提高。

 

圖 3. UCD3138 的 PID 結構

 

D 分支有兩個高級特性：

 

1. 輸出可設置為預定義值

2. 它可能會中止（凍結），使其輸出維持當前值

 

我們可利用這兩個特性增強 DFF 控製。

 

例如

，電流控製環路必須是 100KHz
，但由於 CPU 速度的限製，d_FF 最多隻能在 50KHz 速率下進行計算。完成計算後
，將 D 分支輸出預設為 d_FF，然後中止。盡管 d_FF 在 50kHz 下計算，但是 P

、I 和 d = P + I + d_FF 都在更快的 100KHz 速率下運行，因此 PWM 可在 100kHz 下更新。有效的控製環路將在 100kHz 下運行。該過程請參見圖 4。

 

圖 4. 將 DFF 與 UCD3138 PID 結構結合

 

有了更快的控製環路速度，就可提高帶寬，從而改善 THD 和 PF。UCD3138 的獨特結構可提供改進的 D_FF 實施方案。

 

 

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