分(fen)頻(pin)器(qi)是(shi)數(shu)字(zi)係(xi)統(tong)中(zhong)非(fei)常(chang)重(zhong)要(yao)的(de)模(mo)塊(kuai)之(zhi)一(yi)，被(bei)廣(guang)泛(fan)應(ying)用(yong)於(yu)各(ge)種(zhong)控(kong)製(zhi)電(dian)路(lu)中(zhong)。在(zai)實(shi)際(ji)中(zhong)，設(she)計(ji)人(ren)員(yuan)往(wang)往(wang)需(xu)要(yao)將(jiang)一(yi)個(ge)標(biao)準(zhun)的(de)頻(pin)率(lv)源(yuan)通(tong)過(guo)分(fen)頻(pin)技(ji)術(shu)以(yi)滿(man)足(zu)不(bu)同(tong)的(de)需(xu)求(qiu)。常(chang)見(jian)的(de)分(fen)頻(pin)形(xing)式(shi)主(zhu)要(yao)有(you)：偶數分頻
、奇數分頻
、半整數分頻、小數分頻
、分(fen)數(shu)分(fen)頻(pin)。在(zai)某(mou)些(xie)嚴(yan)格(ge)的(de)情(qing)況(kuang)下(xia)，還(hai)有(you)占(zhan)空(kong)比(bi)的(de)要(yao)求(qiu)。其(qi)中(zhong)非(fei)等(deng)占(zhan)空(kong)比(bi)的(de)偶(ou)數(shu)分(fen)頻(pin)器(qi)和(he)奇(qi)數(shu)分(fen)頻(pin)器(qi)其(qi)實(shi)現(xian)比(bi)較(jiao)容(rong)易(yi)，但(dan)對(dui)於(yu)半(ban)整(zheng)數(shu)分(fen)頻(pin)器(qi)和(he)占(zhan)空(kong)比(bi)為(wei)50%的奇數分頻器實現比較困難。

 

本文首先介紹了各種分頻器的實現原理，並結合VHDL硬(ying)件(jian)描(miao)述(shu)語(yu)言(yan)對(dui)其(qi)進(jin)行(xing)了(le)仿(fang)真(zhen)，最(zui)後(hou)提(ti)出(chu)一(yi)個(ge)可(ke)控(kong)的(de)通(tong)用(yong)分(fen)頻(pin)器(qi)的(de)設(she)計(ji)方(fang)法(fa)，該(gai)方(fang)法(fa)可(ke)實(shi)現(xian)任(ren)意(yi)分(fen)頻(pin)，資(zi)源(yuan)消(xiao)耗(hao)低(di)，具(ju)有(you)可(ke)編(bian)程(cheng)等(deng)優(you)點(dian)。

 

 

偶數分頻器比較簡單，即利用計數器對需要分頻的原始時鍾信號進行計數翻轉。

 

例如：要進行M=2N（N為自然數）分頻
，當計數值為0~k-1時，輸出高電平
，當計數值為k-1~2N-1時輸出低電平，同時計數值複位
，如此循環可實現任意占空比的偶數分頻
，其中M和k為預置數，可根據分頻倍數和占空比的要求進行置數。如圖1所示，當k=N時
，即可實現占空比為50%的偶數分頻。

圖1 占空比為50%的4分頻仿真結果

 

 

任意占空比的奇數分頻器的實現

，其原理與偶數分頻器類似。但對於占空比為50%的任意奇數次分頻卻無法用上述相同的方法實現。

 

下麵介紹一種常用的實現方法。

 

實現原理：采用兩個不同的邊沿觸發器（一個在上升沿和一個在下降沿）來實現，其細節在於實現1/2個原始時鍾周期的時間差。

 

如圖2所示
，進行M=2N+1分頻時，k1是在clk上升沿且計數周期為M變化的信號。當計數器值為0~N時，k1保持低電平，計數值為N+1~2N時
，k1保持高電平。

圖2 占空比為50%的5分頻仿真結果

 

k2與k1一樣，唯一不同的是：k2是在clk的下降沿變化。最後將k2與k1進行或運算即可得到占空比50%的任意奇數分頻器。

 

 

半整數分頻器原理如圖3所示［3］。主要包括模M計數器，異或模塊和2分頻模塊三個部分。其設計思想是：通過異或門和2分頻模塊組成一個改變輸入頻率的脈衝添加電路，即在M-0.5個輸入信號周期內產生M個計數脈衝，並將其中的一個計數脈衝的周期變為含有兩個脈衝的周期。而這種改變的具體實現是將原始時鍾信號與2分頻模塊的輸出進行異或。

圖3 半整數分頻器原理

 

另外
，不難發現此原理圖還可以實現占空比為50%的2M-1倍的奇數分頻。當M=3時

，其仿真結果如圖4所示。原理圖的輸出端口q即為占空比為50%的5分頻，輸出端口C為2.5分頻。

圖4 半整數分頻器仿真結果

 

 

綜上，利用模N計數器、maichongtianjiadianlu，yijikongzhimokuaijikeshixianzhankongbiketiaodetongyongfenpinqi。zaijutishejiguochengzhongkecaiyongcengcihuadeshejifangfa。shouxian
，shejitongyongfenpinqizhonggezuchengdianluyuanjian，ranhoutongguoyuanjianlihuadefangfa，tiaoyonggeyuanjian
，shixiantongyongfenpinqi。

圖5 通用分頻器原理圖

 

其中：

 

 

一是調用L P M庫中的參數化的計數器模塊LPM_COUNTER，根據向導對參數進行設置，QuartusII會生成相應的。vdh計數文本。為了能夠調用計數文本，最後還需要利用VHDL語言對該計數文本設計一個例化程序，並將其設置為頂層文件。二是利用VHDL描述語言實現。

 

二分模塊是利用D觸發器來實現的，即將D觸發器的輸出信號Q反饋回來作為輸入信號，將模N計數器輸出信號的最高位作為D觸發器的時鍾信號。

 

其頂層原理圖如圖5所示。其中a為分頻模式選擇，當a=00時進行偶數分頻；當a=01時進行占空比為非50%奇數分頻；當a=10時進行占空比為50%的奇數分屏；當a=11時進行半整數分頻［2］。端口M的作用是控製分頻數。端口K的作用是進行偶數（M=2N）和奇數（M=2N+1）分頻時
，調節占空比，當k=N時，占空比為50%.

 

 

本設計的最終目的是實現分頻器的通用性和實用性，本設計中控製端口M、K
、以及計數器N的位寬均采用參數化設計思想，用戶根據需要對其稍加修改就可滿足不同的分頻需求，在一定程度上實現了通用性。