矽的3D應用機會

 

從最初為圖像傳感器設計的矽2.5D集成技術，到複雜的高密度的高性能3D係統
，矽3D集成是在同一芯片上集成所有功能的係統芯片(SoC)之外的另一種支持各種類型的應用的解決方案，可用於創建性價比更高的係統。矽3D集成技術的主要優勢：縮短互連線長度
，降低R.C積，讓先進係統芯片(SoC)能夠垂直劃分功能，進一步降低係統尺寸和外形因數。

 

在首批出現的3D產品中，業界認為存儲器層疊方案可以提高DRAM/邏輯控製器的容量/帶寬
，適用於高性能計算係統、圖形處理器

、服務器和微型服務器(圖1)。

 

圖1：與邏輯控製器相連的DRAM混合存儲器層疊模塊(HMC)(來源：美光)。

 

美光的混合存儲器模塊(HMC)和海力士的寬帶存儲器(HBM)開始進入量產階段，這兩個解決方案都連接矽中介層
，麵向高性能計算(HPC)應用。

 

Xilinx於2012年提出在矽中介層製造現場可編程門陣列(FPGA)的概念，該技術最初采用CoWoS集成工藝，引起供應鏈巨變，後來改用兩個28nm FPGA和兩個65nm混合信號芯片堆疊在65nm中介層上。

 

服務器對高帶寬和低功耗的進一步需求催生了將CMOS/BiCMOS和光子功能分開的每個通道傳輸速率高達25Gb/s的矽光子器件平台(圖2)，以及產生了矽光中介層集成技術。

 

圖2左圖：一個采用3D層疊技術在光子器件上安裝BiCMOS器件的光學封裝測試芯片;右圖：該芯片在RX 25/28Gbps時的電眼測量圖

 

研究人員認為在邏輯層上堆疊存儲層可以大幅降低存儲器與處理器之間的接口功耗。堆疊在邏輯層上的Wide I/O DRAM(圖3)的能效是LPDDR解決方案的四倍
，並且在未來幾年內傳輸速率將達到50GB/s。

 

圖3：置於65nm邏輯層上的Wide IO存儲器
，頂層/底層具有1250個TSV互連線，1000個倒裝片銅柱(底部/BGA)。

 

為了給高性能計算或電信應用提供高帶寬性能，研究人員設計了一個基於異步3D Network-On-Chip架構的先進邏輯層疊方案，采用3D封裝方法將兩顆相同的邏輯裸片正反麵層疊
，證明了可擴展的同構3D層疊方法的技術優勢。該3D集成方案的邏輯芯片采用CMOS 65nm製造工藝
，使用寬高比為1:8的TSV Middle通孔和40μm節距的銅柱連接芯片(圖4)。

 

圖4：采用邏輯芯片層疊方法的異步Network-on-Chip 3D架構

 

在2.5D TSV被引入CMOS圖像傳感器(圖5)後，3D集成技術從2013年(nian)開(kai)始(shi)進(jin)入(ru)智(zhi)能(neng)手(shou)機(ji)和(he)平(ping)板(ban)電(dian)腦(nao)中(zhong)，目(mu)前(qian)市(shi)場(chang)上(shang)存(cun)在(zai)多(duo)個(ge)不(bu)同(tong)的(de)相(xiang)互(hu)競(jing)爭(zheng)的(de)層(ceng)疊(die)技(ji)術(shu)，數(shu)字(zi)處(chu)理(li)層(ceng)可(ke)以(yi)布(bu)局(ju)在(zai)矽(gui)襯(chen)底(di)上(shang)，而(er)不(bu)是(shi)像(xiang)素(su)陣(zhen)列(lie)電(dian)路(lu)上(shang)，通(tong)過(guo)功(gong)能(neng)劃(hua)分(fen)和(he)工(gong)序(xu)優(you)化(hua)
，圖(tu)像(xiang)傳(chuan)感(gan)器(qi)尺(chi)寸(cun)變(bian)得(de)更(geng)加(jia)緊(jin)湊(cou)(圖6)。

 

圖5：晶圓級攝像頭2.5D後通孔方法。

 

圖6：索尼圖像傳感器采用直接鍵合+TSV的晶圓級層疊解決方案(來源：System Plus Consulting)。

 

對於MEMS，微縮化是除成本和性能之外的另一個差異化要素。2007年以來
，技術發展趨勢是開發3D異構MEMS功能，包括通過TSV連接IC（圖7）。

 

圖7：博世采用TSV 3D技術在ASIC中集成3軸加速度計(來源：Yole Developpement)。

 

3D技術挑戰

 

3D集成被廣泛應用證明，TSV等先進技術節點的基本模塊技術已經成熟(圖8)。現在，研發重點轉移到由市場需求驅動的新挑戰上：封裝應變管理;通過改進散熱效率提高係統性能;提高芯片間的互連密度。

 

圖8：6x55µm 28FDSOI Via Middle集成TEM視圖
，對測試載具良率沒有影響，通過了TDDB、EMG和TC測試

 

對於較大的矽中介層來說，熱機械應變是一個需要考慮的難題

，需要解決矽光子變化以及HBM/CPU集成封裝問題
，疊層之間的熱膨脹係數(CTE)不(bu)匹(pi)配(pei)將(jiang)會(hui)致(zhi)使(shi)裸(luo)片(pian)翹(qiao)曲(qu)。根(gen)據(ju)裸(luo)片(pian)級(ji)曲(qu)率(lv)對(dui)溫(wen)度(du)的(de)敏(min)感(gan)性(xing)，研(yan)究(jiu)人(ren)員(yuan)開(kai)發(fa)出(chu)一(yi)種(zhong)應(ying)變(bian)監(jian)測(ce)和(he)翹(qiao)曲(qu)補(bu)償(chang)策(ce)略(lve)
，通(tong)過(guo)綜(zong)合(he)使(shi)用(yong)陰(yin)影(ying)莫(mo)爾(er)幹(gan)涉(she)儀(yi)(圖9)
、現場應力傳感器和有限元建模(FEM)方法，創建了介電層特性模型。(圖10)

 

對於MEMS，微縮化是除成本和性能之外的另一個差異化要素。2007年以來
，技術發展趨勢是開發3D異構MEMS功能
，包括通過TSV連接IC(圖7)。

 

圖9:使用ShadowMoiré幹涉儀在室溫下測量80µm矽中介層的裸片級翹曲，測量結果有一個球麵非線性翹曲。

 

圖10：中介層機械應力場模擬(左圖)和8片負應變傳感器放置方式(右圖)。

 

研究人員利用X射線衍射技術對TSV集成引起的局部應變進行了表征實驗(圖11)。同步輻射源納米級聚焦X射線衍射測量圖高亮顯示了TSV周圍應變的2D平麵分布情況，並證明應變分布與3D FEM模擬相關。

 

圖11：使用納米聚焦X射線束衍射方法測量的TSV周圍應變2D平麵空間應變分布。稀化樣品是在室溫和原位退火過程中完成測量。
 

熱管理是業界關注的影響3D性能的一個主要問題。精確的FEM模型和在TSV 3D電(dian)路(lu)上(shang)校(xiao)準(zhun)的(de)緊(jin)湊(cou)型(xing)熱(re)模(mo)型(xing)有(you)益(yi)於(yu)設(she)計(ji)流(liu)程(cheng)改(gai)進(jin)，研(yan)究(jiu)人(ren)員(yuan)做(zuo)過(guo)高(gao)導(dao)熱(re)率(lv)散(san)熱(re)器(qi)材(cai)料(liao)的(de)評(ping)測(ce)，這(zhe)種(zhong)材(cai)料(liao)可(ke)以(yi)提(ti)高(gao)封(feng)裝(zhuang)的(de)散(san)熱(re)性(xing)能(neng)，耐(nai)受(shou)更(geng)大(da)的(de)耗(hao)散(san)功(gong)耗(hao)，可(ke)以(yi)顯(xian)著(zhu)降(jiang)低(di)潛(qian)在(zai)的(de)局(ju)部(bu)熱(re)點(dian)效(xiao)應(ying)(圖12)
，高性能冷卻技術被證明具有嵌入式微流體特性(圖13)。

 

圖12：3D電路被動散熱器評估：頂層裸片使用銅散熱器與使用熱解石墨薄板(PGS)散熱器的溫度原位測量對比(300mW熱點)。

 

圖13左圖)在一個熱點密集且密閉Wioming 3D電路上的微流體冷卻技術(2000W/cm²)。右圖)在Si中蝕刻的微通道和鰭引腳的SEM圖像

 

互連密度提高：混合引線鍵合工藝是一個前景很好的微凸點技術的替代方法，或者可以替代裸片互連使用的TSV直接氧化物鍵合方法(圖14)。

 

圖14：互連線間距隨著新技術解決方案和機會的出現而發展變化。

 

混合鍵合工藝允許在後工序進行低節距的麵對麵的層疊，但也給集成和設計優化帶來新挑戰。

 

CEA-Leti發布了一個集成背麵照明(BSI)與控製邏輯單元的晶圓級混合鍵合封裝，證明低節距(5µm至24µm)焊盤對準精度在400nm以下，並使用了2x6金屬層0.13µm雙大馬士革鑲嵌工藝(圖15)。

 

圖15：混合鍵合封裝的SEM圖像(俯視圖和3D視圖)
，包括BSI成像器結構+邏輯的所有金屬層。

 

為避開非鍵合區域，必須優化焊盤設計和表麵拋光工序。套刻精度優於250nm的高性能對準係統能夠實現最低7µm的高密度節距(圖16)。

 

研究人員做了鍵合界麵完整性表征實驗
，在附加的熱應變實驗後進行EDX分析，未在氧化層發現銅擴散現象(圖17)。

 

圖17：EDX混合鍵合界麵表征，實驗顯示無銅通過界麵擴散(在焊盤失準情況下)。

 

一份有關混合鍵合技術的電學表征實驗和初步可靠性的研究報告證明
，在300mm層疊晶片上，良率達到100%
，在30k菊花鏈時，界麵電阻離差較低。儲熱循環實驗(圖18)結果證明，技術成熟的圖像傳感器專用混合鍵合工藝實現了低電阻離差(小於0.5%)(ST內部數據待發布)。

 

圖18：混合鍵合可靠性實驗結果。熱循環(左圖)和儲熱(右圖)測試的電阻離差小於0.5%。

 

直接鍵合的趨勢：研究人員可能會想出更先進的解決方案
，例如
，3D VLSI CoolCubeTM集成
，該方案利用獨特的連接密度超過百萬/平方毫米的通孔技術，可以垂直堆疊多層芯片，為異質集成帶來新的機遇(高微縮化的像素

、CMOS與NEMS混合架構、III-V/Ge材料)和設計靈活性，特別適合於線長微縮或神經形態計算(圖19)。

 

圖19-CoolCubeTM原理

 

結論

 

矽3D集成現已成為現實
，是一個高性能的半導體集成創新解決方案，可以替代因光刻技術投資龐大而在未來十年內難以維持經濟效益的標準“摩爾定律”。3D集成被選擇背後的動因是性能、帶寬
、複雜性、互連密度
，以及係統微縮化
、最終成本和價值鏈。熱管理、熱(re)機(ji)械(xie)應(ying)變(bian)和(he)連(lian)接(jie)密(mi)度(du)等(deng)難(nan)題(ti)都(dou)已(yi)有(you)相(xiang)應(ying)的(de)解(jie)決(jue)辦(ban)法(fa)。隨(sui)著(zhe)直(zhi)接(jie)混(hun)合(he)鍵(jian)合(he)套(tao)刻(ke)精(jing)度(du)提(ti)高(gao)，業(ye)界(jie)可(ke)能(neng)會(hui)想(xiang)出(chu)創(chuang)新(xin)的(de)集(ji)成(cheng)方(fang)法(fa)
，替(ti)代(dai)現(xian)有(you)的(de)裸(luo)片(pian)層(ceng)疊(die)解(jie)決(jue)方(fang)案(an)，簡(jian)化(hua)產(chan)品(pin)價(jia)值(zhi)鏈(lian)，開(kai)發(fa)出(chu)功(gong)能(neng)分(fen)區(qu)、高密度互連的高性能器件。

 

 

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