華力微電子基於Encounter數字技術<br />開發55納米平台的參考設計流程-測試測量-電子元件技術網

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華力微電子基於Encounter數字技術
開發55納米平台的參考設計流程

發布時間：2013-08-15 責任編輯：admin

【導讀】華力微電子基於Cadence Encounter數字技術，開發的55納米平台上實現從RTL到GDSII的完整流程。該流程中所使用的Cadence數字工具包括：RTL Compiler、Encounter Digital Implementation 係統、Conformal LEC等。

Cadence設計係統公司（NASDAQ:CDNS）與上海華力微電子有限公司，今天共同宣布，華力微電子公司基於Cadence ® Encounter® 數字技術交付出55納米平台的參考設計流程。從現在起，華力微電子首次在其已建立的55 納米工藝平台上實現了從 RTL到GDSII的完整流程，它也是Cadence與上海華力緊密合作的結果。

在該流程中所使用的Cadence數字工具包括RTL Compiler、Encounter Digital Implementation 係統、Conformal LEC、QRC Extraction、Encounter Timing 係統、Encounter Power 係統和Physical Verification 係統。除了Cadence工具以外，全芯片流程彰顯華力微電子55納米庫、存儲器IP和IO功能特色。

“與Cadence緊密合作，我們可為客戶提供基於Cadence和華力微電子先進技術的完整55納米參考設計流程，”華力微電子副總栽舒奇表示，“我們期待繼續與Cadence合作為客戶提供高品質矽晶的最快捷徑。”

“華力微電子公司自2010成立以來，有著令人印象非常深刻的成功紀錄，並已成為Cadence 重要合作夥伴，”Cadence公司銷售副總栽劉國軍表示。“我們共同的努力幫助設計人員有效實施和驗證他們設計的同時，又贏得產品投放市場的時間目標。”

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