ADI智庫新上線的文檔整理了PLL應用中的常見問題，包含PLL芯片接口相關問題、PLL芯片性能相關問題



、PLL的調試以及如何為設計選擇合適的PLL芯片等問題。在這裏，掃描二維碼可免費獲取哦~

 

掃碼免費下載《鎖相環常見問題解答》

 

1 參考晶振有哪些要求？該如何選擇參考源
？

 

波形：可以使正弦波，也可以為方波。

功率：滿足參考輸入靈敏度的要求。

穩定性：通常用 TCXO，穩定性要求< 2 ppm。這裏給出幾種參考的穩定性指標和相位噪聲指標。

 

 

頻率範圍： ADI 提供的 PLL 產品也可以工作在低於最小的參考輸入頻率下

，條件是輸入信號的轉換速率要滿足給定的要求。

 

建議 

 

在PLL 頻率綜合器的設計中，我們推薦使用溫度補償型晶振（TCXO）。在需要微調參考的情況下使用 VCXO，需要注意 VCXO 靈敏度比較小
，比如 100Hz/V，所以設計環路濾波器的帶寬不能很大（比如 200Hz）

，否則構成濾波器的電容將會很大，而電阻會很小。普通有源晶振，由於其溫度穩定性差，在高精度的頻率設計中不推薦使用。

 

2 鎖相環係統的相位噪聲來源有哪些？減小相位噪聲的措施有哪些？

 

參考晶振（TCXO，VCXO）和 R 分頻，PLL 電荷泵，壓控振蕩器（VCO），N 分頻。鎖相環係統的相位噪聲來源於四個部分，參考輸入，反饋分頻 1/N，電荷泵
，VCO，這四部分貢獻項可以用公式來表示。

 

鎖相環相位噪聲貢獻項模型

 

……（公式解說請掃描二維碼下載完整文檔查看）

 

減小相位噪聲的措施：

 

（1）增大鑒相頻率（N 變小）

（2）縮小環路帶寬（限製噪聲）

（3）增大電荷泵電流（Kd）

（4）參考晶振選用更低噪聲的產品。

 

如(ru)果(guo)在(zai)頻(pin)譜(pu)分(fen)析(xi)儀(yi)上(shang)測(ce)出(chu)的(de)單(dan)邊(bian)帶(dai)相(xiang)位(wei)噪(zao)聲(sheng)曲(qu)線(xian)的(de)轉(zhuan)折(zhe)頻(pin)率(lv)大(da)於(yu)設(she)計(ji)的(de)環(huan)路(lu)帶(dai)寬(kuan)
，說(shuo)明(ming)係(xi)統(tong)的(de)噪(zao)聲(sheng)太(tai)大(da)
，應(ying)該(gai)檢(jian)查(zha)參(can)考(kao)晶(jing)振(zhen)，電(dian)荷(he)泵(beng)的(de)電(dian)流(liu)，PLL Core Power Level。

 

3 頻繁地開關鎖相環芯片的電源會對鎖相環有何影響？

 

不建議頻繁地開關鎖相環的電源
，這可能會使芯片暫時進入一種不穩定的電源狀態（下電時電容瀉放電荷不充分，上電時電容充電不充分），從而導致鎖相環不能鎖定。如果產品要求如此，則可使用芯片資料中提到的“CE pin method”來對芯片進行上電和下電。

 

4 到底用小數分頻好還是整數分頻好？

 

從相噪性能上看

，小數分頻鎖相環可以工作在較高的鑒相頻率，分頻係數 N 小xiao
，在zai較jiao小xiao信xin道dao間jian隔ge的de應ying用yong中zhong
，與yu整zheng數shu分fen頻pin的de鎖suo相xiang環huan相xiang比bi

，可ke以yi獲huo得de較jiao好hao的de帶dai內nei相xiang位wei噪zao聲sheng。這zhe時shi，小xiao數shu分fen頻pin的de鎖suo相xiang環huan是shi首shou選xuan。但dan是shi如ru果guo是shi單dan頻pin或huo者zhe信xin道dao間jian隔ge很hen大da（>幾百 kHz）的de應ying用yong，小xiao數shu分fen頻pin的de這zhe種zhong低di相xiang噪zao優you勢shi並bing不bu明ming顯xian。整zheng數shu分fen頻pin的de鎖suo相xiang環huan同tong樣yang可ke以yi達da到dao高gao鑒jian相xiang頻pin率lv
，低di相xiang噪zao的de目mu的de，甚shen至zhi會hui超chao過guo小xiao數shu分fen頻pin的de鎖suo相xiang環huan。另ling外wai也ye需xu要yao考kao慮lv由you於yu采cai用yong了le雜za散san補bu償chang電dian路lu，所suo以yi該gai電dian路lu會hui增zeng加jia環huan內nei的de相xiang位wei噪zao聲sheng。

 

從雜散性能上看，在較小的信道間隔（<10kHz）上，小數分頻鎖相環遠遠好於整數分頻鎖相環
，為什麼呢？（請掃描二維碼下載完整文檔查看）

 

5 環路濾波器采用有源濾波器還是無源濾波器？

 

有源濾波器因為采用放大器而引入噪聲，所以采用有源濾波器的 PLL 產生的頻率的相位噪聲性能會比采用無源濾波器的 PLL 輸出差。因此在設計中我們盡量選用無源濾波器。其中三階無源濾波器是最常用的一種結構。PLL 頻率合成器的電荷泵電壓 Vp 一般取 5V 或者稍高，電荷泵電流通過環路濾波器積分後的最大控製電壓低於 Vp 或者接近 Vp。

 

如果VCO/VCXO 的控製電壓在此範圍之內，無源濾波器完全能夠勝任；如果VCO/VCXO 的控製電壓超出了 Vp，或者非常接近 Vp 的時候，就需要用有源濾波器。在對環路誤差信號進行濾波的同時，也提供一定的增益
，從而調整VCO/VCXO控製電壓到合適的範圍。

 

那麼如何選擇有源濾波器的放大器呢？這類應用主要關心一下的技術指標：

 

●   低失調電壓（Low Offset Voltage） [通常小於 500uV]

●   低偏流（Low Bias Current） [通常小於 50pA]

 

如果是單電源供電，需要考慮使用軌到軌（Rail-to-Rail）輸出型放大器。

 

PLL更多常見問題

 

●   控製多片 PLL 芯片時
，串行控製線是否可以複用？

●   環路濾波器參數如何設置？

●   PLL 對於 VCO 有什麼要求
？如何設計 VCO 輸出功率分配器
？

●   如何設置電荷泵的極性
？

●   鎖定指示電路如何設計？ 

●   PLL 對射頻輸入信號有什麼要求？

●   PLL 芯片對電源的要求有哪些
？

●   為何測出的相位噪聲性能低於 ADIsimPLL 仿真預期值?

●   鎖相環鎖定時間取決於哪些因素？如何加速鎖定？

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