【導讀】出於魯棒性、安全性、高共模電壓考量，或為了消除可在測量中帶來誤差的接地環路，許多數據采集(DAQ)應用都需要隔離DAQ信號鏈路徑。ADI的de精jing密mi高gao速su技ji術shu使shi係xi統tong設she計ji人ren員yuan能neng夠gou在zai相xiang同tong的de設she計ji中zhong實shi現xian高gao交jiao流liu和he直zhi流liu精jing度du
，無wu需xu犧xi牲sheng直zhi流liu精jing度du來lai換huan取qu更geng高gao的de采cai樣yang速su率lv。然ran而er，為wei實shi現xian高gao交jiao流liu性xing能neng，如ru信xin噪zao比bi(SNR)，係統設計人員必須考慮采樣時鍾信號或控製ADC中采樣保持(S&H)開關的轉換啟動信號上的抖動所帶來的誤差。隨著目標信號和采樣速率的增加，控製采樣保持開關的信號抖動會成為主要誤差源。

當DAQ信(xin)號(hao)鏈(lian)被(bei)隔(ge)離(li)之(zhi)後(hou)，控(kong)製(zhi)采(cai)樣(yang)保(bao)持(chi)開(kai)關(guan)的(de)信(xin)號(hao)一(yi)般(ban)來(lai)自(zi)進(jin)行(xing)多(duo)通(tong)道(dao)同(tong)步(bu)采(cai)樣(yang)的(de)背(bei)板(ban)。係(xi)統(tong)設(she)計(ji)人(ren)員(yuan)選(xuan)擇(ze)低(di)抖(dou)動(dong)數(shu)字(zi)隔(ge)離(li)器(qi)至(zhi)關(guan)重(zhong)要(yao)，以(yi)使(shi)進(jin)入(ru)ADC的采樣保持開關的控製信號具有低抖動。精密高速ADC應首選使用LVDS接口格式，以滿足高數據速率要求。它還會對DAQ電源層和接地層帶來極小的幹擾。本文將說明如何解讀ADI公司的LVDS數字隔離器的抖動規格參數，以及與精密高速產品（例如 ADAQ23875 DAQ µModule®解決方案）接口時，哪些規格參數比較重要。本文的這些指導說明也適用於其他帶有LVDS接口的精密高速ADC。在介紹與 ADN4654 千兆LVDS隔離器配合使用的ADAQ23875時，還將說明計算對SNR預期影響采用的方法。

抖動如何影響采樣過程

通常
，時鍾源在時域中存在抖動。在設計DAQ係統時
，了解時鍾源中包含多少抖動是非常重要的。

圖1展示了非理想型振蕩器的典型輸出頻譜
，在1 Hz帶寬時噪聲功率與頻率成函數關係。相位噪聲的定義為指定頻率偏移f_m下1 Hz帶寬內的噪聲與基波頻率f_o下振蕩器信號幅度的比率。

圖1.受相位噪聲影響的振蕩器功率頻譜。

采樣過程是采樣時鍾與模擬輸入信號的乘法。這種時域中的乘法相當於頻域中的卷積。所以

，在ADC轉換期間，ADC采樣時鍾的頻譜與純正弦波輸入信號卷積，使得采樣時鍾或相位噪聲上的抖動出現在ADC輸出數據的FFT頻譜中，具體如圖2所示。

圖2.帶相位噪聲采樣時鍾對理想正弦波采樣的影響。

隔離式精密高速DAQ應用

多相功率分析儀就是一個隔離式精密高速DAQ應用示例。圖3顯示典型的係統架構，其中通道與通道之間隔離，通過共用背板用於與係統計算或控製器模塊通信。在本示例中

，我們選擇ADAQ23875精密高速DAQ解決方案，因為其尺寸小，所以能夠在狹小空間內輕鬆安裝多個隔離DAQ通道，從而可以減輕現場測試應用中移動儀器的重量。使用LVDS千兆隔離器(ADN4654)將DAQ通道與主機箱背板隔離。

通過隔離每個DAQ通道
，可以在不損壞輸入電路的情況下
，將每個通道直接連接至具有不同共模電壓的傳感器。每個隔離DAQ通道的接地跟蹤具有一定電壓偏移的共模電壓。如果DAQ信xin號hao鏈lian能neng夠gou跟gen蹤zong與yu傳chuan感gan器qi相xiang關guan的de共gong模mo電dian壓ya，就jiu無wu需xu使shi用yong輸shu入ru信xin號hao調tiao理li電dian路lu來lai支zhi持chi較jiao大da的de輸shu入ru共gong模mo電dian壓ya，並bing消xiao除chu對dui下xia遊you電dian路lu來lai說shuo較jiao高gao的de共gong模mo電dian壓ya。這zhe種zhong隔ge離li還hai可ke帶dai來lai安an全quan性xing，並bing消xiao除chu可ke能neng會hui影ying響xiang測ce量liang精jing度du的de接jie地di環huan路lu。

在功率分析儀應用中，在所有DAQ通道中實現采樣事件同步至關重要
，因為與采樣電壓相關的時域信息不匹配會影響後續計算和分析。為了在通道間同步采樣事件，ADC采樣時鍾通過LVDS隔離器從背板發出。

在圖3所示的隔離式DAQ架構中，以下這些抖動誤差源會增加控製ADC中采樣保持開關的采樣時鍾上的總抖動。

參考時鍾抖動

采樣時鍾抖動的第一來源是參考時鍾。該參考時鍾通過背板傳輸至每個隔離式精密高速DAQ模塊和其他插入背板的測量模塊。該時鍾用作FPGA的時序參考；所以
，FPGA中的所有事件、數字模塊、PLL等的時序精度都取決於參考時鍾的精度。在沒有背板的某些應用中
，使用板載時鍾振蕩器作為參考時鍾源。

FPGA抖動

采樣時鍾抖動的第二來源是FPGA帶來的抖動。注意，FPGA中包含一條觸發-執行路徑，並且FPGA中PLL和其他數據模塊的抖動規格都會影響係統的整體抖動性能。

LVDS隔離器抖動

采樣時鍾抖動的第三來源是LVDS隔離器。LVDS隔離器產生附加相位抖動，會影響係統的整體抖動性能。

ADC的孔徑抖動

采樣時鍾抖動的第四來源是ADC的孔徑抖動。這是ADC本身固有的特性

，請參閱數據手冊查看具體定義。

圖3.通道與通道之間的隔離DAQ架構

有些參考時鍾和FPGA抖動規格基於相位噪聲給出。要計算對采樣時鍾的抖動貢獻，需要將頻域中的相位噪聲規格轉化為時域中的抖動規格。

根據相位噪聲計算抖動

相位噪聲曲線有些類似於放大器的輸入電壓噪聲頻譜密度。與放大器電壓噪聲一樣，最好在振蕩器中使用1/f低轉折頻率。振蕩器通常用相位噪聲來描述性能，但為了將相位噪聲與ADC的性能關聯起來，必須將相位噪聲轉換為抖動。為將圖4中的圖與現代ADC應用關聯起來，選擇100 MHz的振蕩器頻率（采樣頻率）以便於討論，典型曲線如圖4所示。請注意
，相位噪聲曲線由多條線段擬合而成，各線段的端點由數據點定義。

圖4.根據相位噪聲計算抖動。

計算等量rms抖動時
，第一步是獲取目標頻率範圍中的積分相位噪聲功率，即曲線區域A。該曲線被分為多個獨立區域（A1、A2、A3和A4），每個區域由兩個數據點定義。假設振蕩器與ADC輸入端之間無濾波，則積分頻率範圍的上限應為采樣頻率的2倍，這近似於ADC采樣時鍾輸入的帶寬。積分頻率範圍下限的選擇也需要一定的斟酌。理論上，它應盡可能低，以便獲得真實的rms抖動。但實際上
，製造商一般不會給出偏移頻率小於10 Hz時的振蕩器特性，不過這在計算中已經能夠得出足夠精度的結果。多數情況下
，如果提供了100 Hz時的特性，則選擇100 Hz作為積分頻率下限是合理的。否則，可以使用1 kHz或10 kHz數(shu)據(ju)點(dian)。還(hai)應(ying)考(kao)慮(lv)
，近(jin)載(zai)波(bo)相(xiang)位(wei)噪(zao)聲(sheng)會(hui)影(ying)響(xiang)係(xi)統(tong)的(de)頻(pin)譜(pu)分(fen)辨(bian)率(lv)，而(er)寬(kuan)帶(dai)噪(zao)聲(sheng)則(ze)會(hui)影(ying)響(xiang)整(zheng)體(ti)係(xi)統(tong)信(xin)噪(zao)比(bi)。最(zui)明(ming)智(zhi)的(de)方(fang)法(fa)或(huo)許(xu)是(shi)對(dui)各(ge)區(qu)域(yu)分(fen)別(bie)積(ji)分(fen)
，並(bing)檢(jian)查(zha)各(ge)區(qu)域(yu)的(de)抖(dou)動(dong)貢(gong)獻(xian)幅(fu)度(du)。如(ru)果(guo)使(shi)用(yong)晶(jing)體(ti)振(zhen)蕩(dang)器(qi)
，則(ze)低(di)頻(pin)貢(gong)獻(xian)與(yu)寬(kuan)帶(dai)貢(gong)獻(xian)相(xiang)比(bi)，可(ke)能(neng)可(ke)以(yi)忽(hu)略(lve)不(bu)計(ji)。其(qi)它(ta)類(lei)型(xing)的(de)振(zhen)蕩(dang)器(qi)在(zai)低(di)頻(pin)區(qu)域(yu)可(ke)能(neng)具(ju)有(you)相(xiang)當(dang)大(da)的(de)抖(dou)動(dong)貢(gong)獻(xian)，必(bi)須(xu)確(que)定(ding)其(qi)對(dui)整(zheng)體(ti)係(xi)統(tong)頻(pin)率(lv)分(fen)辨(bian)率(lv)的(de)重(zhong)要(yao)性(xing)。各(ge)區(qu)域(yu)的(de)積(ji)分(fen)產(chan)生(sheng)個(ge)別(bie)功(gong)率(lv)比(bi)，然(ran)後(hou)將(jiang)各(ge)功(gong)率(lv)比(bi)相(xiang)加(jia)，並(bing)轉(zhuan)換(huan)回(hui)dBc。已知積分相位噪聲功率後
，便可通過下式計算rms相位抖動（單位為弧度）：

以上結果除以2πf₀
，便可將用弧度表示的抖動0轉換為用秒表示的抖動：

更多詳細信息
，請參閱 "MT-008教程：將振蕩器相位噪聲轉化為時間抖動" 。

量化參考時鍾抖動

高性能DAQ係統中使用的參考時鍾源一般為晶體振蕩器
，與其他時鍾源相比，它可以提供更出色的抖動性能。

我們一般使用表1所suo示shi的de示shi例li在zai數shu據ju手shou冊ce中zhong定ding義yi晶jing體ti振zhen蕩dang器qi的de抖dou動dong規gui格ge。在zai量liang化hua參can考kao時shi鍾zhong的de抖dou動dong貢gong獻xian時shi，相xiang位wei抖dou動dong是shi最zui重zhong要yao的de規gui格ge指zhi標biao。相xiang位wei抖dou動dong通tong常chang定ding義yi為wei邊bian沿yan位wei置zhi相xiang對dui於yu平ping均jun邊bian沿yan位wei置zhi的de偏pian差cha。

表1.數據手冊中給出的晶體振蕩器抖動規格示例

另(ling)一(yi)方(fang)麵(mian)
，有(you)一(yi)些(xie)晶(jing)體(ti)振(zhen)蕩(dang)器(qi)指(zhi)定(ding)相(xiang)位(wei)噪(zao)聲(sheng)性(xing)能(neng)
，而(er)不(bu)是(shi)指(zhi)定(ding)抖(dou)動(dong)。如(ru)果(guo)振(zhen)蕩(dang)器(qi)數(shu)據(ju)手(shou)冊(ce)定(ding)義(yi)了(le)相(xiang)位(wei)噪(zao)聲(sheng)性(xing)能(neng)，可(ke)以(yi)將(jiang)噪(zao)聲(sheng)值(zhi)轉(zhuan)化(hua)為(wei)抖(dou)動(dong)
，如(ru)"根據相位噪聲計算抖動"部分所述。

量化來自FPGA的抖動

FPGA中參考時鍾的主要作用是提供觸發信號
，以啟動FPGA中設定的不同並行事件。換句話說，參考時鍾協調FPGA中的所有事件。為了提供更好的時間分辨率
，參考時鍾通常被傳遞到FPGA中的PLL，以增大其頻率，因此，可能出現短時間隔事件。此外，需注意FPGA中包含一條觸發-執行路徑，其中
，參考時鍾被傳遞至時鍾緩衝器
、計數器、邏輯門等。處理抖動敏感型重複事件（例如，通過隔離將LVDS轉化-開始信號提供給ADC）時，需要量化來自FPGA的抖動貢獻
，以合理預估整體係統抖動對高速數據采集性能的影響。

FPGA的抖動性能通常在FPGA數據手冊中給出。也會在大部分FPGA軟件工具的靜態時序分析(STA)中給出，如圖5所示。時序分析工具可以計算數據路徑源和目的地的時鍾不確定性，並將它們組合以獲得總時鍾不確定性。為了自動在STA中計算參考時鍾抖動量
，必須在FPGA項目中將其添加為輸入抖動約束。

圖5.靜態時序分析(STA)示例視圖。

量化數字隔離產生的抖動

查看抖動的最基本方法是用差分探針去測量LVDS信(xin)號(hao)對(dui)，並(bing)且(qie)上(shang)升(sheng)沿(yan)和(he)下(xia)降(jiang)沿(yan)上(shang)均(jun)要(yao)觸(chu)發(fa)
，示(shi)波(bo)器(qi)設(she)定(ding)為(wei)無(wu)限(xian)持(chi)續(xu)。這(zhe)意(yi)味(wei)著(zhe)高(gao)至(zhi)低(di)和(he)低(di)至(zhi)高(gao)的(de)躍(yue)遷(qian)會(hui)相(xiang)互(hu)迭(die)加(jia)，因(yin)此(ci)可(ke)以(yi)測(ce)量(liang)交(jiao)越(yue)點(dian)。交(jiao)越(yue)寬(kuan)度(du)對(dui)應(ying)於(yu)峰(feng)峰(feng)值(zhi)抖(dou)動(dong)或(huo)截(jie)至(zhi)目(mu)前(qian)所(suo)測(ce)得(de)的(de)時(shi)間(jian)間(jian)隔(ge)誤(wu)差(cha)(TIE)。比較圖6和圖7所示的眼圖和直方圖。有一些抖動是隨機來源（例如熱噪聲）所導致，此隨機抖動(RJ)意味著示波器上所看到的峰峰值抖動會受到運行時間的限製（隨著運行時間增加，直方圖上的尾巴會升高）。

圖6.ADN4651的眼圖。 

圖7. ADN4651的眼圖直方圖。 

相比之下
，確定性抖動(DJ)的來源是有界限的，例如脈衝偏斜所導致的抖動、數據相關抖動(DDJ)和符碼間幹擾(ISI)。脈衝偏斜源於高至低與低至高傳輸延遲之間的差異。這可以通過偏移交越實現可視化
，即在0 V時，兩個邊沿分開（很容易通過圖7中直方圖內的分隔看出來）。DDJ源於不同工作頻率時的傳輸延遲差異
，而ISI源於前一躍遷頻率對當前躍遷的影響（例如
，邊沿時序在一連串的1s或0s與1010模式碼之後通常會有所不同）。

圖8.總抖動貢獻來源。

圖8顯示如何充分估算特定誤碼率下的總抖動(TJ@BER)。可以根據模型與測量所得的TIE分配之間的擬合狀態來計算隨機抖動和確定性抖動。此類模型中的一種是雙狄拉克模型
，它假設高斯隨機分布與雙狄拉克δ函數卷積（兩個狄拉克δ函數之間的分隔距離對應於確定性抖動）。對於具有明顯確定性抖動的TIE分(fen)布(bu)而(er)言(yan)，該(gai)分(fen)布(bu)在(zai)視(shi)覺(jiao)上(shang)近(jin)似(si)於(yu)此(ci)模(mo)型(xing)。有(you)一(yi)個(ge)難(nan)點(dian)是(shi)某(mou)些(xie)確(que)定(ding)性(xing)抖(dou)動(dong)會(hui)對(dui)高(gao)斯(si)分(fen)量(liang)帶(dai)來(lai)影(ying)響(xiang)，亦(yi)即(ji)雙(shuang)狄(di)拉(la)克(ke)函(han)數(shu)可(ke)能(neng)低(di)估(gu)確(que)定(ding)性(xing)抖(dou)動(dong)，高(gao)估(gu)隨(sui)機(ji)抖(dou)動(dong)。然(ran)而(er)，兩(liang)者(zhe)結(jie)合(he)仍(reng)能(neng)精(jing)確(que)估(gu)計(ji)特(te)定(ding)誤(wu)碼(ma)率(lv)下(xia)的(de)總(zong)抖(dou)動(dong)。

隨機抖動規定為高斯分布模型中的1 σ rms值，若要推斷更長的運行長度（低BER），隻需選擇適當的多σ，使其沿著分布的尾端移動足夠長的距離（例如
，1 × 10^-12位錯誤需要14 σ）即可。接著加入DJ以提供TJ@BER的估計值。對於信號鏈中的多個元件，與其增加會導致高估抖動的多個TJ值

，不如將RJ值進行幾何加總，將DJ值進行代數加總
，這樣將能針對完整的信號鏈提供更為合理的完整TJ@BER估計。

ADN4654的RJ
、DJ和TJ@BER全都是分別指定的
，依據多個單元的統計分析提供各自的最大值
，藉以確保這些抖動值在電源、溫度和工藝變化範圍內都能維持。

圖9顯示ADN4654 LVDS隔離器的抖動規格示例。對於隔離式DAQ信號鏈

，附加相位抖動是最重要的抖動規格。附加相位抖動與其他抖動源一起使ADC孔徑抖動增加，從而導致采樣時間不準確。

圖9.ADN4654抖動規格。

量化ADC的孔徑抖動

孔徑抖動是ADC的固有特性。這是由孔徑延遲中的樣本間變化引起的
，與采樣事件中的誤差電壓對應。在開關斷開的時刻，這種樣本間變化稱為"孔徑不確定性"或"孔徑抖動"，通常用均方根皮秒(ps rms)來衡量。

在ADC中，如圖10和圖11所示，孔徑延遲時間以轉換器輸入作為基準；應考慮通過輸入緩衝器的模擬傳輸延遲t_a的影響
；以及通過開關驅動器的數字延遲t_dd的影響。以ADC輸入為基準
，孔徑時間t_a'定義為前端緩衝器的模擬傳播延遲t_da與開關驅動器數字延遲t_dd的時間差加上孔徑時間的一半t_a/2。

圖10.ADC的采樣保持輸入級。

圖11.采樣保持波形和定義。

以ADAQ23875為例，孔徑抖動僅約0.25 ps_RMS
，如圖12所示。此規格通過設計保證，但未經測試。

圖12.ADAQ23875孔徑抖動。

整體采樣時鍾抖動

量化圖3所示的四大模塊各自的抖動貢獻之後，可以取四個抖動源的和方根(RSS)來計算控製采樣保持開關的信號（或時鍾）的整體抖動性能。

25-1

另一方麵
，如果使用了STA，則簡化的時鍾抖動計算公式為：

采樣時鍾抖動對SNR的影響

對控製采樣保持開關的信號的整體抖動進行量化之後，現在可以量化抖動對DAQ信號鏈的SNR性能的影響程度。

圖13顯示采樣時鍾上的抖動所造成的誤差。

圖13.采樣時鍾抖動造成的影響。

通過下麵的簡單分析


，可以預測采樣時鍾抖動對理想ADC的SNR的影響。

假設輸入信號由下式給出：

該信號的變化速率由下式給出：

將幅度2πfV_O除以√2可以獲得dv/dt的rms。現在令ΔV_rms = rms電壓誤差，Δt = rms孔徑抖動t_j，並代入這些

求解ΔV_rms：

滿量程輸入正弦波的rms值為V_O/√2。因此
，rms信號與rms噪聲的比值（用dB表示）由頻率給出：

該公式假設ADC具有無限的分辨率，孔徑抖動是決定SNR的唯一因素。圖14給出了該公式的圖形，它說明孔徑和采樣時鍾抖動對SNR和ENOB有嚴重影響，特別是當輸入/輸出較高時。

圖14.抖動引起的數據轉換器理論SNR和ENOB與滿量程正弦波輸入頻率的關係。

ADAQ23875和ADN4654采樣時鍾抖動理想SNR計算

ADAQ23875的孔徑抖動（典型值）為250 fs rms
，ADN4654的附加相位抖動為387 fs rms (f_OUT = 1 MHz)。在這種情況下，我們暫且不考慮參考時鍾和FPGA的抖動貢獻。

現在
，根據ADC和隔離器的抖動規格
，我們可以使用以下公式計算總rms抖動：

圖14和圖15顯示了計算得出的隔離式精密高速DAQ係統的最大SNR和ENOB性能。SNR和ENOB隨輸入頻率降低
，與圖13中所示的SNR理論圖一致。

圖15.針對ADAQ23875和ADN4654計算得出的SNR的最大值。

圖16.針對ADAQ23875和ADN4654計算得出的ENOB的最大值。

結論

控製ADC中采樣保持開關的信號（或時鍾）中的抖動會影響精密高速DAQ信號鏈的SNR性能。在選擇組成時鍾信號鏈的各個部件時
，了解會使總抖動增加的各種誤差源非常重要。

當應用需要將DAQ信號鏈與背板隔離時
，選擇低附加抖動數字隔離器是保持出色的SNR性能的關鍵。ADI提供低抖動LVDS隔離器，可幫助係統設計人員在隔離信號鏈架構中實現高SNR性能。

參考時鍾是采樣時鍾抖動的第一來源，所以需使用低抖動參考時鍾以實現隔離高速DAQ的出色性能。此外，還需確保FPGA和參考時鍾之間路徑的信號完整性，避免路徑本身帶來額外誤差。

參考電路

B. E. Boser和B. A. Wooley。 “Σ-Δ調製模數轉換器的設計”。IEEE固態電路雜誌，第23卷第6期
，1988年12月。

Steven Harris。 “采樣時鍾抖動對奈奎斯特采樣模數轉換器和過采樣Σ-Δ型ADC的影響”。音頻工程學會雜誌

，第38卷第7/8期
，1990年7月/8月。

Kester, Walt. “MT-008教程：將振蕩器相位噪聲轉換為時間抖動”。 ADI公司，2009年。

Derek Redmayne
、Eric Trelewicz和Alison Smith。“ 了解時鍾抖動對高速ADC的影響”。 ADI公司

，2006年。

致謝

作者感謝Michael Hennessy和Stuart Servis對本文的技術貢獻。

免責聲明：本文為轉載文章
，轉載此文目的在於傳遞更多信息，版權歸原作者所有。本文所用視頻、圖片、文字如涉及作品版權問題，請聯係小編進行處理。

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